VerilogHDL实现异步RAM

用Verilog实现一个异步双端口ram，深度16，位宽8bit。A口读出，B口写入。支持片选，读写请求，要求代码可综合

module Asy_Ram#(
	parameter ADDR_WIDTH = 4,
	parameter DATA_WIDTH = 8,
	parameter DATA_DEPTH = 1 << ADDR_WIDTH
	)(
	input clka,
	input clkb,
	input rst_n,
	input csen_n,
	//Port A Signal
	input [ADDR_WIDTH-1:0] addra,
	output reg [DATA_WIDTH-1:0] data_a,
	input rdena_n,
	//Port B Signal
	input [ADDR_WIDTH-1:0] addrb,
	input wrenb_n,
	input [DATA_WIDTH-1:0] data_b
    );
	
integer i;
reg [DATA_WIDTH-1:0] register[DATA_DEPTH-1