Verilog HDL 2001的关键字列表

最新推荐文章于 2025-03-05 20:44:37 发布

Yule Yin

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分类专栏： Verilog/System Verilog 文章标签： verilog

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这篇博客详细介绍了Verilog HDL语言中的一系列关键字，包括always, assign, case等，这些关键字在硬件描述和逻辑设计中起着至关重要的作用。通过理解并掌握这些关键字，读者能够更好地进行数字电路的建模和仿真。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

关键字是定义Verilog HDL语言构造的预定义非转义标识符。
always and assign automatic
begin buf buff0 buff1
case casex casez cell cmos config
deassign default defparam disable
edge else end endcase endconfig endfunction endgenerate endmodule endprimitive endspecify endtable endtask event
for force forever fork function
generate genvar
highz0 highz1
if ifnone ifcdir include initial inout input instance integer
join
large liblist library localparameter
macromodule medium module
nand negedge nmos nor not notif0 notif1 noshowcancelled notif0 notif1
or output
parameter pmos posedge primitive pull0 pull1 pulldown pullup pulsestyle_onevent pulsestyle_ondetect
rcmos real realtime reg release repeat rnmos rpmos rtran rtranif0 rtranif1
scalared showcanclled signed small specify specparam strong0 strong1 supply0 supply1
table task time tran tranif0 tranif1 tri tri0 tri1 triand trior trireg
unsigned use uwire
vertored
wait wand weak0 weak1 while wire wor
xnor xor

参考文献
[1] IEEE Computer Society. Design Automation Standards Committee, Board I S . IEEE Standard Verilog Hardware Description Language[C], IEEE Std 1364-2001. IEEE, 2001.