EDA自学笔记

原创 QLayout 及其派生类的资源回收

创建布局的时候可以使用 QLayout 类及其派生类（QHBoxLayout、QVBoxLayout、QGridLayout等），在 new 一个 Layout 对象的时候可以不指定父对象，调用父对象的 setLayout 方法，将 Layout 绑定，回收父对象资源时会自动回收该 Layout 对象。

原创 orangepi-4-LTS g_mass_storage 模拟 U盘

orangepi-4-LTS 开发板通过 g_mass_storage 模拟U盘，通过 Type-C 接口与 PC 传输数据

原创 QNetworkAccessManager 和 libcurl 网络接口

Qt 提供了 QNetworkAccessManager 及其相关的类，方便用户编写网络接口，但向较旧的库搭建的服务器 post 时，发现在服务器端只接收到 header，body 丢失了。推测是为了安全性，Qt 或者目前比较新的库采用这个机制 —— 将 header 与 body 拆开发送。但 Qt 似乎不兼容旧协议中 header 与 body 一并发送的机制，于是改为调用 libcurl 的网络接口。

原创 QT网络编程http

在本地生成 html 文件，解决 qt.network.ssl: QSslSocket: cannot call unresolved function SSLv23_client_method

原创 QT 程序自动寻找依赖的 DLL

自动生成QT应用程序依赖的dll

原创 QT遍历 Json 根节点

QT 遍历 Json 根节点

原创 通过网口烧写程序

通过J-link烧录U-boot之后，断电拔掉J-link，拨码开关保持为Nor启动。1、USB连接板子COM1到电脑，通过网口连接到电脑。2、打开SesureCRT，连接到开发板的端口（前提是安装好串口驱动）默认波特率115200。打开tftpd，这里要注意，tftpd会自动识别本地IP，断开wifi，只有网线连接到开发板的时候，有可能识别不到IP，所以tftpd显示的本地IP为127.0.0.1，控制台用ipconfig /all也读不到本地IP。打开网络和共享中心-更改适配器设置，

原创 J-link烧录u-boot

在下面的连接下载安装J-link_V4.86。链接：https://pan.baidu.com/s/1aKzFBjrHY2-zs9MMWi2Fvw提取码：9vnp1、开发板拨码开关拨到Nor启动，开发板连接电源和J-link，J-link连接电脑，正常情况下上电后J-link绿灯常亮，如果是红灯，可能是接触不良或者电源没供上电。2、打开J-Flash，载入 \开发板资料\如何烧写S3C2440裸板程序s3c2440.jflash 工程，点击Target-Connect，下面的对...

原创 modelsim**# (vish-4014) No objects found matching '/ip_fifo_tb/u1_ip_fifo/*'.

添加波形时出现这个错误，解决方法：点击simulate->star simulation->把Enable Optimization前面的勾取消->选择仿真文件

原创 Verilog HDL**两位数码管计数器，关于reg位数的问题

顶层原理图/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////count.vmodule count( input sys_clk, input sys_rst_n, output...

原创 Verilog HDL**阻塞赋值和非阻塞赋值

阻塞赋值符号“=”用于阻塞的赋值，凡是在组合逻辑（如在assign语句中）赋值的需要使用用阻塞赋值。阻塞赋值“=”在begin和end之间的语句是顺序执行，属于串行语句。always语句的敏感变量如果不含有时钟，即always（*）这样描述，那么也属于组合逻辑，需要使用阻塞赋值。一个组合逻辑的例子：always @(*) begin case (led_ctrl_cnt) 2'd0...

原创 Verilog HDL**常用关键字

原创 Verilog HDL**文件说明

Verilog HDL**绑定引脚的文件为.qsf文件

原创 Verilog HDL**设置Tab键长度，将空格键设置为Tab键

原创 VHDL**函数的定义和调用（返回两个数中最大的数）

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY max21 ISPORT(a,b: IN INTEGER RANGE 0 TO 15;q: OUT INTEGER RANGE 0 TO 15);END ENTITY;ARCHITECTURE behave OF max21 ISBEGINPROCESS(a,b)FUNCTION ma...

原创 VHDL**过程的应用（数组元素从大到小排序）

用VHDL描述排序功能，将一个数组的元素按从小到大的顺序排列，引入了过程（PROCEDURE）调用、自定义程序包、数据类型（整型数组）。PACKAGE data_type IS --定义程序包 SUBTYPE data_element IS INTEGER RANGE 0 TO 3; --定义数据类型 TYPE data_array IS array(1 TO 3) ...

原创 VHDL**8位二进制数转换成16位二进制数

`SIGNAL tmp_a: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL tmp_b: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL tmp_0: STD_LOGIC_VECTOR(15 DOWNTO 0);tmp_0 <= “00000000” & tmp_b WHEN tmp_a(0) = ‘1’ ELSE“0000...

原创 VHDL**加法树式乘法器

采用流水线操作，可以提高运算速度，但8位乘8位消耗了128和逻辑单元。需要注意：SLL逻辑左移（SRL右移），最左边的数会被移出，最右边补0，只能对BIT类型使用；SLA算数左移（SRA右移），最左边的数会被移出，最右边补1；ROL循环左移（ROR右移），最左边的数会被循环移到右边。BIT类型不能执行‘+’操作。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164...

原创 VHDL**总结加法遇到的问题

VHDL 规定加减操作数的数据类型是整数，对于位宽大于4的加法器和减法器，VHDL将调用库元件进行综合。在综合后，由加减运算符（+、-）组合的逻辑门电路所耗费的硬件资源的规模都比较大，但当加减运算符的其中一个操作数或两个操作数都为整型常熟，则运算只需很少的电路资源。话虽如此，但将STD_LOGIC_VECTOR类型的输入信号转化成整型后消耗的资源仍然为8，与没转换的一致。LIBRARY IEE...

原创 VHDL**类型变换函数

原创 VHDL**FOR循环

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY p_check IS PORT(a: IN STD_LOGIC_VECTOR(7 DOWNTO 0); y: OUT STD_LOGIC);END ENTITY;ARCHITECTURE behave OF p_check ISBEGIN PROCESS(a) VARIABL...

原创 VHDL**IEEE.STD_LOGIC_ARITH.ALL、IEEE.STD_LOGIC_SIGNED.ALL和IEEE.STD_LOGIC_UNSIGNED.ALL

Synopsys的程序包STD_LOGIC_ARITH、STD_LOGIC_SIGNED和STD_LOGIC_UNSIGNED中已经为许多类型的运算重载了算数运算符合关系运算符，因此只要引用这些程序包，SIGNED、UNSIGNED、STD_LOGIC、STD_LOGIC_VECTOR之间也可以混合运算。但执行加法时，同时调用STD_LOGIC_SIGNED和STD_LOGIC_UNSIGNED...