硬件大爷-优快云博客

原创 MII,RMII,GMII,RGMII区别

MII,GMII,RMII,RGMII区别

2023-10-25 16:40:49 1493

原创 ubuntu 10/12 apt-get update失败

ubuntu 10/12 执行apt-get update失败

2023-01-16 15:09:27 654

原创 cadcnce16.6-设置全连接和焊盘之间的铜皮距离

cadence16.6 PCB技巧

2022-09-16 15:59:20 763

原创海思HI3798M GPIO和PWM操作

海思HI3798 GPIO和PWM操作

2022-07-20 08:36:42 1458

此文讲的是三极管的应用电路之一低通滤波电路①原理图如下②此电路主要在共发射极放大电路的集电极并联电容C，由于共发射极放大电路的集电极电阻具有频率特性，增益也具有频率特性。上图为截止频率为1KHz的低通滤波电路，该电路将1KHz以上的高频截止。可以用在立体声音质控制的电路和作为截取去高频噪声用的滤波器上。③计算公式如下截止频率fc= 1/(2πCRc)改变C或Rc的值，就能自由的改变fc,但是改变Rc的值会改变三极管电路的电压增益三极管电路电压增益取决于Rc/Re截止频率越高，集电极电阻越

2022-05-08 14:25:11 4207

原创编译海思SDK遇到的问题

1.编译BUSYBOXmixed implicit and normal rules: deprecated syntax解决办法:把config %config: scripts_basic outputmakefile FORCE改为%config: scripts_basic outputmakefile FORCE把/ %/: prepare scripts FORCE改成%/: prepare scripts FORCEbusybox-1.16.1/scripts/gcc-versi

2022-04-22 09:33:13 404

原创三极管放大电路---共射极放大电路原理及相关计算

共射极放大电路

2022-04-21 08:56:42 10203 1

原创晶体管电路设计---MOS管与三极管特性

为啥说三极管是流控流型？工作原理：对基极与发射极之间流过的电流进行不断的监视，并控制集电极-发射极间电流源使基极-发射极间电流的数十倍至数百倍（依晶体管的种类而异）的电流流在集电极与发射极之间。就是说，晶体管使用基极电流来控制集电级 -发射极电流的器件。为啥基极与集电极有个压差为0.6-0.7V？在基极-发射极之间加个二极管，检测该二极管上流动的电流，并控制集电极-发射极间的电流，二极管压降为0.6-0.7V流控流型三极管可用电流计检测出晶体管基极上流动的电流，通过控制集电极-发射极间的电流源，使

2022-04-12 08:20:17 368

原创 allegro修改字体及遇到的问题

allegro修改字体宽度，出现Text already matches option panel settings错误原因是字体设置参数不对，需要修改修改具体的方法如下图，设置成自己想要的参数修改完成，点击Edit -> Change ，如下图修改，完成...

2022-04-06 13:52:13 2197

原创常见电路-SD卡

一、SD速率低速SDIO下，速率达到0-400KHz全速SDIO下，速率达到100MHz本人用的SanDisk SD卡，软件设置速率16M二、SD电路原理图网上有人说上拉电阻，最低10K,最高50K,没有试验过，我常用的是SanDisk，选用10K电阻三、SD PCB布局（参考博主硬件班主任）①VCC_SD的电容需要靠近卡座引脚放置进行滤波。②SD卡走线为单端线，控制阻抗50欧姆。③所有的信号线尽量走在同一层，这样有利于信号的一致性，走线与高频信号隔开，空间准许的情况下，单根包地，空间

2022-03-11 16:56:23 7976

原创 ORCAD导出网表出现的问题

orcad遇到的问题

2021-12-29 09:29:11 1449

原创 PCI-E 全高/半高/全长/半长尺寸

PCI-E 全高半高全长半长这几个长度分别如下：1、半长 half length 不超过167.65mm。2、全长 full length 不超过312.00mm。3、半高 half height 不超过68.9mm。4、全高 full height 不超过111.15mm 。

2021-10-09 11:14:03 29369

原创 PCIE金手指

1.PCIE金手指主要为X1,X4,X8,X16图片如下2.金手指引脚定义说明

2021-09-28 10:54:45 10686

原创 FPGA常见问题

1.使用IP核，编译报错如：Error (12007): Top-level design entity “ip_core” is undefined在文件添加里面右键单击你的顶层文件，然后选择 set as top Top-level entity，设置成功如图的abc图标

2021-08-23 16:55:19 658

原创 ModelSim程序仿真操作

（1）ctrl + a 全选（2）ctrl + G 分组（3）点击一下去除路径显示（4）重新运行仿真：复位+修改时间+开始运行

2021-08-23 11:07:09 1510

原创 Verilog HDL关键字wire reg区分

wire 型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，wire相当于物理连线，默认初始值是z。reg 型表示的寄存器类型，用于always模块内被赋值的信号，必须定义为reg型，代表触发器，常用于时序逻辑电路，reg相当于存储单元，默认初始值是x。在实际运用中wire只能被assign连续赋值reg只能在initial和always中赋值...

2021-08-19 09:48:47 456