干货！FPGA内部资源介绍（3）时钟处理单元

FPGA内部资源基础知识第三弹来啦！今天讲的是FPGA的时钟处理单元模块，时钟是逻辑的灵魂，因此时钟信号非常重要，敲黑板！！Look me~

在实际的使用中,小伙伴们经常会碰到外部送给我们的时钟信号在频率或者相位上并不满足直接使用的要求，而内部时席逻组又具能对时钟停号进行整数倍的分频，并目不能保动产生新时钟信号的相价格定性,所以这个时候就需要用到时钟处理单元。

时钟处理单元可以对时钟信号进行高精度的倍频、分频和相位调整，因此对时序逻辑的设计非常重要。FPGA中的时钟处理单元共有两种:PLL和DCM,分别介绍如下。

1. PLL

PLL,英文全称 Phase Locked Loop,翻译成中文即锁相环。因为PLL调整输人时钟信号频率和相位的原理中利用了模拟电路的知识。因此一般来说,FPGA 并不是一个纯粹的数学电路,因为它其中一般会包含PLL，当然,它还会包含一个内部晶振电路用于产生上电自加载时的时钟信号。

PLL的原理结构图如何1所示：