zyp626的博客

Versal 自适应Socs将自适应处理模块和带有可编程逻辑的加速引擎模块组合到一起，从而可以满足对各种硬件解决方案更广泛的市场应用。器件包含了像有互连shell作用的集成硅，AI Engines,可编程逻辑，梳理系统，使得比传统的FPGA,CPU,GPU具有更好的性能。AMD Versal 架构通过优化的软硬件实现性能突破，提供比芯片设计开发周期更快的自适应解决方案，助力各类开发人员加快整个应用开发流程。

一个Slice包含8个6输入的LUT和16个FF，Slice按列分布，也可级联实现更多的功能，单个LUT6可配置成6输入单输出的LUT6，也可配置成2个五输入单输出的LUT5。与7系列类似，Ultrascale架构的CLB包含了6输入的查找表LUT，两个LUT5，分布式存储器和移位寄存器，高速进位逻辑，更宽的多路复用器，FF/Latch。32:1的多路选择器使用了Slice中所有的mux，将F7MUX，F8MUX，F9MUX的输入作为了选择位，加上LUT的中两个输入位，共5位作为选择位。

在一个设计中，有时因定位或其他原因需要去查看综合后的电路图或是布局布线后的电路逻辑连接，此时需要用Schematic视图功能。通过Schematic，有时在综合后的结果就能知道设计是否合理，而无需运行到布局布线，对于大型工程可以节省很多时间。注，本文示例的版本为Vivado v2019.1。

在设计的工程中，经常会在implementation的布局或布线阶段失败，下面将针对xilinx 7系列时钟规划失败的场景进行分类描述。本文示例器件为xc7k480tffv1156-2L，其他时钟架构类似的可参考。

介绍赛灵思7系列器件时钟架构与时钟资源

赛灵思xilinx是FPGA领域的领头企业，去年已被ADM收购，在产品市场规模上能与之匹敌的只有Altera，Alter也是在2015就被因特尔收购。赛灵思的产品众多，如果是初次接触可能对各种英文名称及简称感到困惑，对于使用vivado进行工程设计时无法选择符合自己需求的器件，本文将其分类进行概述。同时，为保证准确性，内容以官网信息为主。