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在设计的工程中，经常会在implementation的布局或布线阶段失败，下面将针对xilinx 7系列时钟规划失败的场景进行分类描述。本文示例器件为xc7k480tffv1156-2L，其他时钟架构类似的可参考。

介绍赛灵思7系列器件时钟架构与时钟资源

Ultrascale是赛灵思开发的支持包含步进功能的增强型FPGA架构，相比7系列的28nm工艺，Ultrascale采用20nm的工艺，主要有2个系列：Kintex和Virtex。Ultrascale+采用16ns，有3个系列：Artix，Kintex，Virtex。不仅是工艺制程方面，在其他方面也存在较大改进，如时钟资源与架构，本文将重点介绍Ultrascale的时钟资源与架构，Ultrascale+和Ultrascale大体上相似。二、时钟架构2.1 全局时钟输入。

解析vivado中device窗口的时钟site单元