zpc0212的博客

36.$time与$realtime的区别1）$time`timescale 10ns / 1ns //仿真时间尺度module time_dif();reg ts = 1'b0;parameter delay = 2.6;initial begin #delay ts = 1'b1; #delay ts = 1'b0; ...

26.调用门原件实现的1位半加器module half_add1(input a,input b,output sum,output cout);and (cout,a,b);xor (sum,a,b);endmodule半加器电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。 一位半加器是实现两个一位二进制数的加法运算...

21.条件编译举例module compile(input a,input b,output out);`ifdef add //宏名为add out <= a + b;`else out <= a - b;`endifendmodule`ifdef 为条件编译语句，只有当程序中宏定义过`ifdef后的宏名，才进行...

例14.模为60的BCD码加法计数器module count60(input [7:0] data,input clk,input reset, input cin,//计数使能output [7:0] qout,output cout);always@( posedge clk)begin if(reset)...

例1. 四位全加器module adder_4(input [3:0] in_a,input [3:0] in_b,input in_c,output [3:0] sum,output out_c);assign {out_c,sum} = in_a + in_b + in_c;endmodule全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出...