zlxdaisy的博客

时序约束第一步：时钟设置设置输入输出时钟create_clock -name {mc_clk_20m_sys} -period $CLK_20M_PERIOD -waveform { 0.000 25 } [get_ports {mc_clk_20m_sy...

1.export simulation files导出仿真脚本（vivado下，file>export>simulation），target simulator可选vivado simulator， modelsim，questasim，Riviera_pro等。导出的文件夹xsim 下，有对应的仿真脚本，可以作为参考。2.vivado tcl console 下，改变路径...

1.编译仿真库以vivado为例，Tools>Compile Simulation Libraries，出现对话框中选择simulator、路径，然后点compile开始编译，大概30分钟完成。编译完成后，在设定的路下会生成仿真库文件，该文件下会有一个modelsim.ini 文件，里面添加了生成的所有库我本来想直接在qustasim 的安装路径下的modelsim.ini ...

AXI（Advanced eXtensible Interface）ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）的一个部分，是一种高性能、高带宽、低延迟的片内总线。AXI4包含三种接口： AXI4——For high-performance memory-mapped requirements. AXI4-Lite——F...

最近用AXI PCIe Bridge作为endpoint ，example提供的root model作为rootpoint 进行pcie的仿真，下行的初始化因为有例子，比较顺利，而上行的仿真一直不通，检查发现s_axi_awready一直被拉低，查了挺久才发现问题，走了不少弯路，因此做个记录。testbench框架，来自userguide ...