xilinx pcie 仿真--配置空间初始化

最新推荐文章于 2025-06-23 10:13:34 发布
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本文记录了在使用Xilinx AXI PCIe Bridge进行PCIe仿真时，遇到的上行与下行初始化问题及解决方案。下行初始化较简单，主要涉及TSK_SYSTEM_INITIALIZATION等步骤。上行仿真中，由于s_axi_awready持续为低，经过排查发现需要正确设置endpoint的bus_master_enable。最终解决方法是通过TSK_WRITE_CFG_DW和TSK_TX_TYPE0_CONFIGURATION_WRITE对配置空间进行相应设置。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

最近用AXI PCIe Bridge作为endpoint ，example提供的root model作为rootpoint 进行pcie的仿真，下行的初始化因为有例子，比较顺利，而上行的仿真一直不通，检查发现s_axi_awready一直被拉低，查了挺久才发现问题，走了不少弯路，因此做个记录。

 testbench框架，来自userguide

                                                   

下行仿真：root 作为master向 endpoint发送TLP

   下行仿真需要做如下初始化，这个pio 例子里有

         board.RP.tx_usrapp.TSK_SIMULATION_TIMEOUT(10050);

         board.RP.tx_usrapp.TSK_SYSTEM_INITIALIZATION;

         board.RP.tx_usrapp.TSK_BAR_INIT;

 

其中TSK_SYSTEM_INITIALIZATION中 将rootpoint的配置空间设置如下：      

 

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