verilog 数字系统设计教程 读书笔记(2)

博主买到打折书后转入正题,提到书中内容和C语言语法有差异,关键是几个重要概念,着重介绍了Verilog中用得最多的reg变量和wire变量的区别,还说明了wire作为输入输出信号默认类型的用途。

             终于买到了期待以久的书了,还打了7.5折,嘿嘿,转入正题------------------>>>>>>>>>>>>>>>>>       

            第一章:还是基础.

            浏览了一下,和c语言语法差不多,有些差异,我觉关键是几个重要的概念:

           (1)reg变量和wire变量的区别:

                    reg变量和wire变量是verilog中用的最多的变量,掌握它两个很重要.

                     wire是verilog中的输入输出信号的默认类型,可以作为任何方程式的

                     输入,也可以用做"assign"语句和实例元件的输出.

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