Skitt1es的博客

原创 verilog数字系统设计教程阅读笔记1

模块内逻辑功能定义的方式有三种：1. assignex. assign a = b&c;2. always块ex. always@(posedge clk)       begin            a <= 0;       end3. 实例元件ex. and #1 u1(a,b,c);小结：assign常用于组合逻辑，always既可以组合逻辑，也可以时序逻辑。verilog...