如何从 .vcs.timestamp 中排除环境变量以避免在 LSF 上提交作业时重新编译DUT?

本文介绍如何在VCS增量编译中避免因环境变量变动导致的不必要的重新编译,通过-vts_ignore_env选项排除特定变量,确保仅在源文件实际更新时进行编译。

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VCS 在增量编译期间检查 .vcs.timestamp 文件(由 VCS 创建)中的环境变量设置。

如果在源文件中没有任何更改的情况下执行两次连续编译,则 VCS 不会重新编译设计单元,因为 .vcs.timestamp 文件中的源文件和环境设置没有区别。

有时在 LSF 上提交作业时,在两次连续编译之间有与 LSF 相关的环境变量(例如 __LSF_JOB_TMPDIR__、LS_JOBPID)发生变化。

因此,VCS 会重新编译设计单元,尽管设计单元中没有真正的变化。

为避免在两次连续编译之间dut没有任何更改时执行不必要的重新编译,请使用精化选项 -vts_ignore_env=ENV_NAME。

示例用法:

%vcs -vts_ignore_env=__LSF_JOB_TMPDIR__,LS_JOBPID,LSB_JOBRES_PID,LSB_JOBID,LSF_JOB_TIMESTAMP_VALUE,LSB_JOBFILENAME,LSB_DJOB_RANKFILE,LSB_DJOB_HOSTFILE,LSB_CHKFILENAME,LSB_BATCH_JID,LSB_AFFINITY_HOSTFILE,LSB_ACCT_FILE,LSB_JOBRES_CALLBACK,LSB_HOSTS,LSB_MCPU_HOSTS <all_other_options>

此选项 (-vt_ignore_env) 使你能够从 .vcs.timestamp 检查中排除某些环境变量。因此,VCS 避免了重新编译设计。

Following is the output:

The design hasn't changed and need not be recompiled.
If you really want to, delete file simv.daidir/.vcs.timestamp and run VCS again.
在Linux环境下,配置VCS环境变量和编译Verilog源代码是进行ASIC设计仿真的重要步骤。为了完成这些任务,你可以参考《VCS+Verdi联合仿真实战指南》,这份教程会指导你如何在Linux平台上有效地使用VCS和Verdi工具进行仿真实验。 参考资源链接:[VCS+Verdi联合仿真实战指南](https://wenku.csdn.net/doc/6v6ga060jb) 首先,确保你的系统已经安装了VCS和Verdi,并且已经将它们的安装路径添加到你的环境变量中。通常,你需要设置VCS_HOME环境变量指向VCS的安装目录,并将$VCS_HOME/bin添加到PATH中。这可以通过在你的shell配置文件(如.bashrc或.zshrc)中添加以下命令来实现: export VCS_HOME=/path/to/vcs export PATH=$VCS_HOME/bin:$PATH 接下来,你可以使用vcs编译命令来编译Verilog源代码。编译命令的基本格式如下: vcs [编译选项] -full64 -debug_all [源文件] 在这里,-full64选项会编译出64位的仿真程序,而-debug_all选项则会包含所有调试信息,使得后续使用Verdi进行调试更加方便。你需要指定所有的Verilog源文件以及必要的头文件路径。 完成编译后,VCS会生成一个仿真可执行文件和相关的波形文件。你可以使用Verdi来打开这些波形文件,进行波形查看和信号追踪,帮助你调试设计中的问题。 例如,若你的设计名为my_design,相关的源文件为design.v、top.v等,你可以运行以下命令进行编译: vcs -full64 -debug_all design.v top.v -o my_design 这条命令将会编译所有指定的Verilog源文件,并输出一个名为my_design的可执行文件。你可以使用Verdi来打开由VCS生成的波形文件,执行后仿真调试。 掌握这些基本步骤后,你将能够利用VCS进行高效的ASIC设计仿真,并通过Verdi的强大调试功能来验证设计的正确性。为了深入了解VCS和Verdi的更多高级功能和使用技巧,建议深入阅读《VCS+Verdi联合仿真实战指南》。这份教程不仅涵盖了基础的操作步骤,还包含了丰富的案例和高级话题,帮助你在ASIC设计验证和调试方面更进一步。 参考资源链接:[VCS+Verdi联合仿真实战指南](https://wenku.csdn.net/doc/6v6ga060jb)
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