XtremeDV

编译型仿真器的方法论编译一次，运行多次允许VCS进行优化以获得最佳性能运行批处理模式进行回归测试使用自检测平台（HDL，SystemVerilog，UVM）更适用于服务器集群避免使用交互式仿真模式以交互方式应用刺激查看波形以确定通过/失败使用多个测试平台，导致重新编译花更多时间在RTL更高的抽象级别=减少仿真器器的工作量RTL级的仿真速度比门级仿真快20倍不带时序检查的门级仿真比带时序门级仿真快〜5倍仿真的方法论为调试和回归生成单独的simv如果仿真失败，则可以..

1.6.1 关于覆盖率指标VCS在仿真期间监视HDL代码的执行。 验证工程师可以确定哪些部分代码尚未经过测试，以便他们可以将精力集中在这些领域，以实现100％的覆盖率(通常是不可能的)。 VCS提供两种覆盖技术来测试你的HDL代码：代码覆盖率和功能覆盖率。代码覆盖率代码覆盖率（Code Coverage）是反映testcase对被测dut覆盖程度的重要指标，也是衡量验证工作进展情况的重要指标。它也是对验证工作进行量化的重要指标之一，验证工作往往不如设计那样激动人心，一个重要原因之一就是验证难于量化，而

1.5.1 调试的种类如前文所述，在仿真阶段，有两种模式，交互式模式和批处理模式。对应的，在debug上，针对两种仿真模式，我将调试分为两种，一种是vcs和verdi联调的交互式模式，另外一种是后处理的模式，所谓后处理就是VCS生成波形，然后再verdi打开波形，进行debug的模式。每种模式，对应的调试方法大致相同，但是联调的交互式模式能做的更多，但是整个流程会更慢一些。在联调的交互式模式下，你可以进行如下操作：查看波形比较波形trace驱动和负载查看原理图执行UCLI/Tcl命令设置

1.4.1 如何执行仿真%> ./simv <runtime_options>Run-time 选项可以用来控制仿真行为的切换User-defined run-time controls（plusargs）Control VPD or FSDB creationModify assertion behaviors （-sva等）Collect code coverage （-cov）但是有些仿真选项并不是说用就能用，simv的执行，很多时候依赖于你执行vcs命令（编译步骤

1.3.1 编译型语言和解释型语言verilog和systemverilog等都是编译型语言，需要使用专门的编译器，针对特定的平台，将源代码一次性的编译成可被该平台硬件执行的机器码，并包装成该平台能识别的可执行程序（simv）的格式。相对于编译型语言存在的是解释型语言。源代码不是直接翻译成机器语言，而是先翻译成中间代码，再由解释器对中间代码进行解释运行。比如Python/JavaScript / Perl /Shell等都是解释型语言。解释型语言：程序不需要编译，程序在运行时才翻译成机器语言，每执行一

1.2.1 关于VCSVCS是Verilog Compiled Simulator的缩写。VCS MX®是一个编译型的代码仿真器。它使你能够分析，编译和仿真Verilog，VHDL，混合HDL，SystemVerilog，OpenVera和SystemC描述的设计。 它还为您提供了一系列仿真和调试功能，以验证您的设计。 这些功能提供了源码调试和仿真结果查看功能。vcs提供了一系列的feature，如下图：[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-cHTtfvar-1

1.1.1 仿真器，三国鼎立HDL仿真软件自早期作为一家公司提供的单一专有产品，到今天许多供应商以各种价格提供仿真器，包括免费仿真器。对于桌面/个人用途，Aldec，Mentor，LogicSim，SynaptiCAD，TarangEDA和其他公司为Windows平台提供低于5000美元的工具套件。套件将仿真器引擎与完整的开发环境捆绑在一起：包括文本编辑器，波形查看器和RTL级浏览器。此外，Aldec和ModelSim仿真器的有限功能版本可从其各自的OEM合作伙伴（Microsemi，Altera，Lat