基于basys3开发板的四位数码管扫描显示的VHDL实现

最新推荐文章于 2025-10-08 13:30:36 发布
原创 最新推荐文章于 2025-10-08 13:30:36 发布 · 6.8k 阅读 · 48 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#VHDL #BASYS3 #FPGA #数码管扫描显示 #XILINX

本文介绍了使用VHDL在Basys3开发板上实现四位数码管扫描显示的详细过程，包括硬件平台、遇到的频率、分频、信号极性等问题，以及代码、仿真和上板演示的步骤。适合FPGA初学者参考。
AI助手已提取文章相关产品：

基于Vivado的四位数码管扫描显示VHDL实现

最近在学习FPGA，记录一下自己遇到的一些问题。

一、所需平台：

1、硬件平台：basys3（XILINX）；
2、开发软件：vivado2017.4;
3、使用语言：VHDL；

二、遇到的一些问题：

1、位选信号扫描频率大概在1000hz左右，显示正常。频率过高显示乱码，过低则会出现闪烁。（利用人眼暂留原理）
2、由1可知，我们要涉及到时钟分频。开发板时钟为100MHZ，所以分频数N为100000，用计数器分频时，计数个数为（m=N/2-1）,一定要给计数赋初值，否则无法计数，导致没有分频。还有就是目标分频时钟clk_f也要赋初值。
3、数码管的位选及单个数码管的段选信号，一定要分清楚是共阴还是共阳，及高电平/低电平有效。（basys3是共阳，低电平有效）
4、数码管的段控制信号的顺序一定要和管脚约束相匹配,八段数码管段由低到高位为（abcdefgh）。（h为小数点，有些没有） 在这里插入图片描述

三、相关代码：

1、代码

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity scan_led is
    Port ( clk : in STD_LOGIC;
           seg : out STD_LOGIC_VECTOR (7 downto 0);         --段显示控制信号
          scan : out STD_LOGIC_VECTOR (3 downto 0));         --数码管地址选择控制信号
end scan_led;

architecture Behavioral of scan_led is
    signal cnt4 : integer range 0 to 3;
    signal data : integer range 0 to 15;
    signal cnt  : integer range 0 to 49999:=0;
    signal clk_f: std_logic:='0';    
begin
--时钟分频产生1000hz  
  clk_f_gen:process(clk)
  begin
    if(clk'event and clk='1')then
      cnt<=cnt+1;
      if(cnt=49999)then
        cnt<=0;
      end if;
    end if;
  end process;
  
  process(clk)
  begin
    if(clk'event and clk='1')then
      if(cnt=0)then
        clk_f<=not clk_f;
      end if;
    end if;
  end process;

 --用于扫描数码管地址的计数器
  process(clk)
  begin
    if(clk_f'event and clk_f='1')then
      cnt4<=cnt4+1;
      if(cnt4=3) then
        cnt4<=0;     
      end if;
    end if;
  end process;
  
--数码管地址扫描
  process(clk)
  begin
    if(clk'event and clk='1')then         
      case cnt4 is
        when 0 =>scan<="0111"; 
        when 1 =>scan<="1011"; 
        when 2 =>scan<="1101"; 
        when 3 =>scan<="1110"; 
        when others=>null;
      end case;
    end if;
  end process;

--四个数码管分别显示的数字
  process(clk)
  begin
    if(clk'event and clk='1')then
      case cnt4 is
        when 0 =>data<=0;                     --显示0223
        when 1 =>data<=2;
        when 2 =>data<=2;
        when 3 =>data<=3;
        when others=>null;
      end case; 
    end if;
  end process;
  
--七段译码
  process(clk)
  begin
   if(clk'event and clk='1')then
    case data is
      when 0  =>seg<="00000011";
      when 1  =>seg<="10011111";     
      when 2  =>seg<="00100101";
      when 3  =>seg<="00001101";
      when 4  =>seg<="10011001";
      when 5  =>seg<="01001001";
      when 6  =>seg<="01000001";
      when 7  =>seg<="00011111";
      when 8  =>seg<="00000001";
      when 9  =>seg<="00001001";
      when 10 =>seg<="00010001";
      when 11 =>seg<="11000001";
      when 12 =>seg<="01100011";
      when 13 =>seg<="10000101";
      when 14 =>seg<="01100001"; 
      when 15 =>seg<="01110001";
      when others=>null;    
    end case;
  end if;
  end process;
  

end Behavioral;

2、testbench文件：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity scan_tb is
--  Port ( );
end scan_tb;

architecture Behavioral of scan_tb is
  component scan_led
    port(
         clk  : in  STD_LOGIC;
         seg  : out STD_LOGIC_VECTOR (7 downto 0);         
         scan : out STD_LOGIC_VECTOR (3 downto 0)
         );          
  end component;
--输入信号
  signal clk  : STD_LOGIC := '0';
--输出信号
  signal seg  : STD_LOGIC_VECTOR(7 downto 0);
  signal scan : STD_LOGIC_VECTOR(3 downto 0);
--时钟周期的定义
  constant clk_period:time:=20ns;  
begin
  instant: scan_led port map
    (
      clk=>clk,seg=>seg,scan=>scan
    );    
  clk_gen:process
  begin
    clk<='1';
    wait for clk_period/2;
    clk<='0';
    wait for clk_period/2; 
  end process;  
end Behavioral;

3、约束文件xdc：

set_property PACKAGE_PIN W5 [get_ports clk]                            
  set_property IOSTANDARD LVCMOS33 [get_ports clk]
  create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports clk]
  
set_property PACKAGE_PIN W7 [get_ports {seg[7]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {seg[7]}]
set_property PACKAGE_PIN W6 [get_ports {seg[6]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {seg[6]}]
set_property PACKAGE_PIN U8 [get_ports {seg[5]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {seg[5]}]
set_property PACKAGE_PIN V8 [get_ports {seg[4]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {seg[4]}]
set_property PACKAGE_PIN U5 [get_ports {seg[3]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {seg[3]}]
set_property PACKAGE_PIN V5 [get_ports {seg[2]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {seg[2]}]
set_property PACKAGE_PIN U7 [get_ports {seg[1]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {seg[1]}]
set_property PACKAGE_PIN V7 [get_ports {seg[0]}]                            
  set_property IOSTANDARD LVCMOS33 [get_ports {seg[0]}]

set_property PACKAGE_PIN U2 [get_ports {scan[0]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {scan[0]}]
set_property PACKAGE_PIN U4 [get_ports {scan[1]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {scan[1]}]
set_property PACKAGE_PIN V4 [get_ports {scan[2]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {scan[2]}]
set_property PACKAGE_PIN W4 [get_ports {scan[3]}]                    
  set_property IOSTANDARD LVCMOS33 [get_ports {scan[3]}]

四、基于vhdl的仿真文件书写（testbench）

详情参照下面博客：链接: [link]（https://blog.youkuaiyun.com/chiyiwei7384/article/details/79753435）.

五、basys3开发板约束（xdc）参考文件：

## This file is a general .xdc for the Basys3 rev B board
## To use it in a project:
## - uncomment the lines corresponding to used pins
## - rename the used ports (in each line, after get_ports) according to the top level signal names in the project

## Clock signal
#set_property PACKAGE_PIN W5 [get_ports clk]                            
    #set_property IOSTANDARD LVCMOS33 [get_ports clk]
    #create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports clk]
 
## Switches
#set_property PACKAGE_PIN V17 [get_ports {sw[0]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[0]}]
#set_property PACKAGE_PIN V16 [get_ports {sw[1]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[1]}]
#set_property PACKAGE_PIN W16 [get_ports {sw[2]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[2]}]
#set_property PACKAGE_PIN W17 [get_ports {sw[3]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[3]}]
#set_property PACKAGE_PIN W15 [get_ports {sw[4]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[4]}]
#set_property PACKAGE_PIN V15 [get_ports {sw[5]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[5]}]
#set_property PACKAGE_PIN W14 [get_ports {sw[6]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[6]}]
#set_property PACKAGE_PIN W13 [get_ports {sw[7]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[7]}]
#set_property PACKAGE_PIN V2 [get_ports {sw[8]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[8]}]
#set_property PACKAGE_PIN T3 [get_ports {sw[9]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[9]}]
#set_property PACKAGE_PIN T2 [get_ports {sw[10]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[10]}]
#set_property PACKAGE_PIN R3 [get_ports {sw[11]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[11]}]
#set_property PACKAGE_PIN W2 [get_ports {sw[12]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[12]}]
#set_property PACKAGE_PIN U1 [get_ports {sw[13]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[13]}]
#set_property PACKAGE_PIN T1 [get_ports {sw[14]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[14]}]
#set_property PACKAGE_PIN R2 [get_ports {sw[15]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {sw[15]}]
 
## LEDs
#set_property PACKAGE_PIN U16 [get_ports {led[0]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]
#set_property PACKAGE_PIN E19 [get_ports {led[1]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]
#set_property PACKAGE_PIN U19 [get_ports {led[2]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}]
#set_property PACKAGE_PIN V19 [get_ports {led[3]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}]
#set_property PACKAGE_PIN W18 [get_ports {led[4]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[4]}]
#set_property PACKAGE_PIN U15 [get_ports {led[5]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[5]}]
#set_property PACKAGE_PIN U14 [get_ports {led[6]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[6]}]
#set_property PACKAGE_PIN V14 [get_ports {led[7]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[7]}]
#set_property PACKAGE_PIN V13 [get_ports {led[8]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[8]}]
#set_property PACKAGE_PIN V3 [get_ports {led[9]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[9]}]
#set_property PACKAGE_PIN W3 [get_ports {led[10]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[10]}]
#set_property PACKAGE_PIN U3 [get_ports {led[11]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[11]}]
#set_property PACKAGE_PIN P3 [get_ports {led[12]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[12]}]
#set_property PACKAGE_PIN N3 [get_ports {led[13]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[13]}]
#set_property PACKAGE_PIN P1 [get_ports {led[14]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[14]}]
#set_property PACKAGE_PIN L1 [get_ports {led[15]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {led[15]}]
       
##7 segment display
#set_property PACKAGE_PIN W7 [get_ports {seg[0]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {seg[0]}]
#set_property PACKAGE_PIN W6 [get_ports {seg[1]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {seg[1]}]
#set_property PACKAGE_PIN U8 [get_ports {seg[2]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {seg[2]}]
#set_property PACKAGE_PIN V8 [get_ports {seg[3]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {seg[3]}]
#set_property PACKAGE_PIN U5 [get_ports {seg[4]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {seg[4]}]
#set_property PACKAGE_PIN V5 [get_ports {seg[5]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {seg[5]}]
#set_property PACKAGE_PIN U7 [get_ports {seg[6]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {seg[6]}]

#set_property PACKAGE_PIN V7 [get_ports dp]                            
    #set_property IOSTANDARD LVCMOS33 [get_ports dp]

#set_property PACKAGE_PIN U2 [get_ports {an[0]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {an[0]}]
#set_property PACKAGE_PIN U4 [get_ports {an[1]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {an[1]}]
#set_property PACKAGE_PIN V4 [get_ports {an[2]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {an[2]}]
#set_property PACKAGE_PIN W4 [get_ports {an[3]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {an[3]}]

##Buttons
#set_property PACKAGE_PIN U18 [get_ports btnC]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports btnC]
#set_property PACKAGE_PIN T18 [get_ports btnU]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports btnU]
#set_property PACKAGE_PIN W19 [get_ports btnL]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports btnL]
#set_property PACKAGE_PIN T17 [get_ports btnR]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports btnR]
#set_property PACKAGE_PIN U17 [get_ports btnD]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports btnD]
 
##Pmod Header JA
##Sch name = JA1
#set_property PACKAGE_PIN J1 [get_ports {JA[0]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JA[0]}]
##Sch name = JA2
#set_property PACKAGE_PIN L2 [get_ports {JA[1]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JA[1]}]
##Sch name = JA3
#set_property PACKAGE_PIN J2 [get_ports {JA[2]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JA[2]}]
##Sch name = JA4
#set_property PACKAGE_PIN G2 [get_ports {JA[3]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JA[3]}]
##Sch name = JA7
#set_property PACKAGE_PIN H1 [get_ports {JA[4]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JA[4]}]
##Sch name = JA8
#set_property PACKAGE_PIN K2 [get_ports {JA[5]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JA[5]}]
##Sch name = JA9
#set_property PACKAGE_PIN H2 [get_ports {JA[6]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JA[6]}]
##Sch name = JA10
#set_property PACKAGE_PIN G3 [get_ports {JA[7]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JA[7]}]

##Pmod Header JB
##Sch name = JB1
#set_property PACKAGE_PIN A14 [get_ports {JB[0]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JB[0]}]
##Sch name = JB2
#set_property PACKAGE_PIN A16 [get_ports {JB[1]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JB[1]}]
##Sch name = JB3
#set_property PACKAGE_PIN B15 [get_ports {JB[2]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JB[2]}]
##Sch name = JB4
#set_property PACKAGE_PIN B16 [get_ports {JB[3]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JB[3]}]
##Sch name = JB7
#set_property PACKAGE_PIN A15 [get_ports {JB[4]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JB[4]}]
##Sch name = JB8
#set_property PACKAGE_PIN A17 [get_ports {JB[5]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JB[5]}]
##Sch name = JB9
#set_property PACKAGE_PIN C15 [get_ports {JB[6]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JB[6]}]
##Sch name = JB10 
#set_property PACKAGE_PIN C16 [get_ports {JB[7]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JB[7]}]
 
##Pmod Header JC
##Sch name = JC1
#set_property PACKAGE_PIN K17 [get_ports {JC[0]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JC[0]}]
##Sch name = JC2
#set_property PACKAGE_PIN M18 [get_ports {JC[1]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JC[1]}]
##Sch name = JC3
#set_property PACKAGE_PIN N17 [get_ports {JC[2]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JC[2]}]
##Sch name = JC4
#set_property PACKAGE_PIN P18 [get_ports {JC[3]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JC[3]}]
##Sch name = JC7
#set_property PACKAGE_PIN L17 [get_ports {JC[4]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JC[4]}]
##Sch name = JC8
#set_property PACKAGE_PIN M19 [get_ports {JC[5]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JC[5]}]
##Sch name = JC9
#set_property PACKAGE_PIN P17 [get_ports {JC[6]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JC[6]}]
##Sch name = JC10
#set_property PACKAGE_PIN R18 [get_ports {JC[7]}]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports {JC[7]}]

##Pmod Header JXADC
##Sch name = XA1_P
#set_property PACKAGE_PIN J3 [get_ports {JXADC[0]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[0]}]
##Sch name = XA2_P
#set_property PACKAGE_PIN L3 [get_ports {JXADC[1]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[1]}]
##Sch name = XA3_P
#set_property PACKAGE_PIN M2 [get_ports {JXADC[2]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[2]}]
##Sch name = XA4_P
#set_property PACKAGE_PIN N2 [get_ports {JXADC[3]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[3]}]
##Sch name = XA1_N
#set_property PACKAGE_PIN K3 [get_ports {JXADC[4]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[4]}]
##Sch name = XA2_N
#set_property PACKAGE_PIN M3 [get_ports {JXADC[5]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[5]}]
##Sch name = XA3_N
#set_property PACKAGE_PIN M1 [get_ports {JXADC[6]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[6]}]
##Sch name = XA4_N
#set_property PACKAGE_PIN N1 [get_ports {JXADC[7]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {JXADC[7]}]

##VGA Connector
#set_property PACKAGE_PIN G19 [get_ports {vgaRed[0]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaRed[0]}]
#set_property PACKAGE_PIN H19 [get_ports {vgaRed[1]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaRed[1]}]
#set_property PACKAGE_PIN J19 [get_ports {vgaRed[2]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaRed[2]}]
#set_property PACKAGE_PIN N19 [get_ports {vgaRed[3]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaRed[3]}]
#set_property PACKAGE_PIN N18 [get_ports {vgaBlue[0]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaBlue[0]}]
#set_property PACKAGE_PIN L18 [get_ports {vgaBlue[1]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaBlue[1]}]
#set_property PACKAGE_PIN K18 [get_ports {vgaBlue[2]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaBlue[2]}]
#set_property PACKAGE_PIN J18 [get_ports {vgaBlue[3]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaBlue[3]}]
#set_property PACKAGE_PIN J17 [get_ports {vgaGreen[0]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaGreen[0]}]
#set_property PACKAGE_PIN H17 [get_ports {vgaGreen[1]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaGreen[1]}]
#set_property PACKAGE_PIN G17 [get_ports {vgaGreen[2]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaGreen[2]}]
#set_property PACKAGE_PIN D17 [get_ports {vgaGreen[3]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {vgaGreen[3]}]
#set_property PACKAGE_PIN P19 [get_ports Hsync]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports Hsync]
#set_property PACKAGE_PIN R19 [get_ports Vsync]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports Vsync]

##USB-RS232 Interface
#set_property PACKAGE_PIN B18 [get_ports RsRx]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports RsRx]
#set_property PACKAGE_PIN A18 [get_ports RsTx]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports RsTx]

##USB HID (PS/2)
#set_property PACKAGE_PIN C17 [get_ports PS2Clk]                        
    #set_property IOSTANDARD LVCMOS33 [get_ports PS2Clk]
    #set_property PULLUP true [get_ports PS2Clk]
#set_property PACKAGE_PIN B17 [get_ports PS2Data]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports PS2Data]    
    #set_property PULLUP true [get_ports PS2Data]

##Quad SPI Flash
##Note that CCLK_0 cannot be placed in 7 series devices. You can access it using the
##STARTUPE2 primitive.
#set_property PACKAGE_PIN D18 [get_ports {QspiDB[0]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {QspiDB[0]}]
#set_property PACKAGE_PIN D19 [get_ports {QspiDB[1]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {QspiDB[1]}]
#set_property PACKAGE_PIN G18 [get_ports {QspiDB[2]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {QspiDB[2]}]
#set_property PACKAGE_PIN F18 [get_ports {QspiDB[3]}]                
    #set_property IOSTANDARD LVCMOS33 [get_ports {QspiDB[3]}]
#set_property PACKAGE_PIN K19 [get_ports QspiCSn]                    
    #set_property IOSTANDARD LVCMOS33 [get_ports QspiCSn]

六、上板演示


第一次写博客，没什么经验，主要是记录自己学习FPGA的过程及遇到的问题，希望对有需要的人有帮助，有什么问题大家共同讨论。

您可能感兴趣的与本文相关内容

基于BASYS3的VHDL交通灯控制器——有限状态机（FSM)
zero_hero_he的博客
07-04 4211
这里写自定义目录标题一、设计要求二、设计原理三、相关代码1、主代码2、测试文件（testbench）3、约束文件（XDC）四、总结 一、设计要求 设计一个交通控制器，用LED显示灯来表示交通状态，并以7段数码管显示器显示当前状态的剩余秒数，集体要求如下： 主干道绿灯亮时，支干道红灯亮，反之亦然，两者交替允许通行，主干道每次放行35s，支干道每次放行25s。每次由绿灯变为红灯的过程中，亮光的...
4位共阴极数码管的动态扫描电路VHDL设计
weixin_33719619的博客
05-28 3156
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; --功能：利用4位共阴极动态数码管实现模值为100的计数器，计数区间0~99，无进位输出 --原理：动态扫描电路，时钟分频，段选位选 entity led is port ( clkin:in std_logic;...
基于Basys3与Vivado的数字逻辑Verilog 实验参考
07-15
特点: 基于Basys3的实验教程, 共20个实验, 给出详细的实验步骤与源码.
Basys 板子Verilog FPGA 秒表 计数器 分频 数码管显示
08-19
Basys 板子Verilog FPGA 秒表 计数器 分频 数码管显示
Basys 3 Artix-7 FPGA训练板用户手册详解与实战指南
最新发布
weixin_34374684的博客
10-08 1355
Basys 3基于Xilinx Artix-7 XC7A35T FPGA，采用100-pin Artix-7芯片，提供33,280个逻辑单元和丰富的I/O资源。板载USB-JTAG编程电路支持单线下载与调试，集成6位七段数码管、16个LED、4个按钮及8个滑动开关，满足基础数字电路实验需求。通过Pmod接口可扩展ADC、LCD、传感器等外设，形成完整嵌入式系统开发环境。为了突破七段数码管的信息容量限制，引入字符型LCD（如HD44780兼容模块）成为必要选择。
verilog4位计数器
05-26
这是使用verilog写的4位计数器，适用于初学者，程序可根据实际需要进行修改
verilog设计一四位计数器.pdf
06-10
verilog设计一四位计数器.pdf
数电实验二-点亮一个数码管（Multisim和Basys3 ）
叶绿体不忘呼吸
04-02 9438
1.学会正确使用Multisim和Basys3，使自己具备通过软件绘制电路图对硬件逻辑进行编辑的能力。2.掌握逻辑表达式与逻辑电路互相转换的技能。3.学会阅读技术文档，学会调试修改电路设计方案。4.认识到逻辑电路的设计受到客观条件的限制。软件：Multisim 14.1 Education Edition软件：Xilinx ISE硬件：Digilent Basys 3。
Basys3开发板实现计时器实验指南
该实验的目标是在Basys3开发板上设计一个能够从00:00到59:59进行计时的系统，并将计时结果显示在板载的四位数码管上。该教程兼容Vivado软件的2017和2019版本，意味着用户可以在这些版本下进行设计并成功运行实验。 ...
基于FPGA的音乐播放器设计VHDL代码ISE basys2开发板
xiakunpei123的博客
05-30 1192
①预存四首以上的乐曲(正能量,主旋律),将乐曲以ROM IP核的方式存储。 ②可手动控制播放、暂停、切换到“上一首或“下一首。 ③白行配合加入8位LED灯、4位七段数码管的显示效果,按照乐由播放的进度用数码管显示简谱
软件：ISE软件开发环境、VHDL硬件描述语言 硬件：BASYS2开发板、Xilinx Spartan3E FPGA器件 外设：按钮、4×4矩阵键盘、MAX7219驱动的8×8点阵模块、数码管 基于FPGA4×4矩阵键盘，用VHDL语言实现在最左侧数码管上显示按键值，需要三个元件：u1：clkiv_50M u2： seg7_4 u3： key_scan，并添加引脚约束文件，给出详细的代码
04-10
以下是基于Spartan3E开发板的VHDL实现方案： ### 一、系统架构设计 系统由三个核心模块构成： 1. $clkiv\_50M$：50MHz时钟分频模块（生成1kHz扫描时钟）[^2] 2. $key\_scan$：矩阵键盘扫描模块（4×4矩阵扫描） 3. ...
数码管动态扫描VHDL实现
08-10
通过in system source and probe输入32位数据让8个数码管显示数据，为了节约资源，在顶层加入了HC595driver来驱动8个数码管。
basys3_VHDL_数字秒表
04-21
它具有计时功能。此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时， 再次按下start键后， 停止计时， 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。 高级要求（可选）：实现基本要求的前提下，增加一个按键（select），用于轮流切换两个七段数码管分别显示百分之一秒，秒，分钟。 规格说明： 1.通过按下reset键（异步复位），将秒表清零，准备计时，等检测到start键按下并松开后，开始计时 。如果再次检测到start键按下并松开后，停止计时。通过不断检测start键，来确定秒表是否开始计时 2.在秒表计时时，七段数码管能够循环的由00…59,00…59…。 3.开始默认两个七段数码管显示秒， 在检测到select键按下并松开后，数码管切换到显示分钟，再次检测到select键按下并松开后，数码管切换到显示百分之一秒，当再次检测到select键按下并松开后，数码管切换到重新显示秒。 4.在秒表停止时，数码管依然能够正常切换显示百分之一秒，秒，分钟。 5.本实验使用FPGA板：basys 3（建project时，需要选择该芯片的型号）。
基于FPGA的数字频率计vhdl(4位数码管).zip
06-25
本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！ qq:1391074994 1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。 2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。 3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈） 4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别： 5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.youkuaiyun.com/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482
基于BASYS开发板的Verilog语言数码管时钟程序
11-23
基于Xilinx BASYS开发板，利用ISE软件Verilog语言编写的简单时钟，可以暂停以及设置时间。因为该开发板只有4个数码管，所以只有分秒的显示。如果为其他开发板，修改ucf文件即可。
基于basys3的VGA驱动设计（VHDL）
04-21
基本要求：通过FPGA板的VGA接口在显示器上分别显示不同颜色的横向、竖直条纹图案，横向条纹和竖直条纹的切换通过FPGA板上的按键实现。 横向条纹要求是一幅640*480由8条不同颜色的横向条纹组成的图像，从上到下颜色分别为：红，蓝，绿，蓝，红，绿，红，蓝； 竖直条纹要求是一幅640*480由8条不同颜色的竖直条纹组成的图像，从左到右颜色分别为：红，蓝，绿，蓝，红，绿，红，蓝。 高级要求（可选）：通过VGA控制器，在屏幕上显示640*480的单色背景，并在该背景上叠加一个小方块，该小方块能够再屏幕上上下左右移动，实现屏幕保护的效果。VGA单色的背景色自定，小方块的大小自定；以视觉上合适为佳；该小方块要能够按照一定的轨迹在屏幕上运行，速度适中。
基于VHDL和FPGA的高精度秒表设计与实现
该项目以Basys3 Artix-7 FPGA开发板为硬件平台，利用其内置资源实现一个从00.00到99.99秒的高精度秒表功能，具备启动/停止与复位两大控制功能，并通过四个共阳极七段数码管实时显示厘秒级时间数据。整个系统由多个...
数电实验二 - 点亮一个数码管（Multisim和Basys3）
qq_53706636的博客
05-24 6131
一、 实验目的 学会正确使用 Multisim 和 Basys 3，使自己具备通过软件绘制电路图对硬件逻辑进行编辑的能力。 掌握逻辑表达式与逻辑电路互相转换的技能。 学会阅读技术文档，学会调试修改电路设计方案。 认识到逻辑电路的设计受到客观条件的限制。 二、 实验仪器设备 软件：Multisim 14.1 Education Edition 软件：Xilinx ISE 硬件：Digilent Basy 三、 实验设计过程 基本要求： 以 Basys3 四位拨码开关 SW3~SW0
评论 3
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
红包 添加红包
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值