ARM Cortex-M底层技术(1)—单片机的内存RAM和FLASH的理解

1. 存储器理解

       存储器是计算机结构的重要组成部分,存储器是用来存储程序代码和数据的部件,有了存储器计算机才具有记忆功能。按照存储介质的特性,可以分“易失性存储器”和“非易失性存储器”两类,易失和非易失是指存储器断电后,里面存储的内容是否会丢失,另一边的速度而言呢,易失性存储器的速度要快于非易失性存储器。

1.1 易失性存储器

        按照RAM的物理存储机制,可以分为DRAM(Dynamic)和SRAM(Static)两类。首先,说一下目前所用的DRAM,其通讯时序是利用时钟进行同步通讯,所以起名为Synchronous DRAM,那么,后期为了进一步提高SDRAM的通讯速度,人们设计了DDR SDRAM存储器(Double Data Rate SDRAM),随后又发展出二、三、四代SDRAM,现在很多PC机上的内存条是DDRIII SDRAM存储器。另外,静态随机存储器SRAM的存储单元以锁存器来存储数据,结构比DRAM要复杂很多,所以生产相同容量的存储器,DRAM的成本要更低,且集成度更高。

特性

DRAM

SRAM

速度

较慢

较快

集成度

较高

较低

成本

较低

较高

备注:RAM的具体存储机制和SDRAM的设计,可以看一下维基/百度百科。

1.2 非易失性存储器

        半导体类的非易失性存储器有ROM和FLASH,感觉现在ROM使用的比较少了,貌似很多都被flash代替了。之前学单片机的时候,用的外接EEPROM算是一种ROM,不作过多介绍。FLASH的容量一般比EEPROM大得多,且在擦除时,一般以多个字节为单位。如有的FLASH存储器以4096个字节为扇区或者页(page)有的flash是以512个字节为扇区或者页,最小的擦除单位为一个扇区/页至于叫做扇区还是叫做页看你使用的flash的手册。根据存储单元电路的不同,FLASH存储器又分为NOR FLASH和NAND FLASH。

特性

NOR FLASH

NAND FLASH

同容量存储器成本

较贵

较便宜

集成度

较低

较高

介质类型

随机存储

连续存储

地址线和数据线

独立分开

共用

擦除单元

以“扇区/页”擦除

以“扇区/页”擦除

读写单元

可以基于字节读写

必须以“块”为单位读写

读取速度

较高

较低

写入速度

较低

较高

NOR与NAND的共性是在数据写入前都需要有擦除操作,而擦除操作一般是以“扇区/页”为单位,而NORNAND特性的差别,主要是其内部“地址/数据线”是否分开导致的。

  • 由于NOR的地址线和数据线分开,它可以按“字节”读写数据,符合CPU的指令译码执行要求,所以假如NOR上存储了代码指令,CPU给NOR一个地址,NOR就能向CPU返回一个数据让CPU执行,中间不需要额外的处理操作。所以,在功能上可以认为NOR是一种断电后数据不丢失的RAM,但它的擦除单位与RAM有区别,且读写速度比RAM要慢得多。
  • 由于NAND的数据和地址线共用,只能按“块”来读写数据,假如NAND上存储了代码指令,CPU给NAND地址后,它无法直接返回该地址的数据,所以不符合指令译码要求。若代码存储在NAND上,可以把它先加载到RAM存储器上,再由CPU执行

综上所示,基于成本和速度的因素,目前的单片机系统内,通常采样Flash存储数据,Ram中执行数据。

1.3 Nordic的存储器

        如下图所示NRF52832使用的存储器RAM是64KB,Flash为512KB,这里的RAM是SRAM(P24 Figure5),而我认为Flash是Nor Flash(为什么如此认为呢?是因为,我可以以字节为单位去读写内部flash,擦的时候还是以页为单位)。

1.3.1 内存映射

        阐述完FLASH和SRAM的物理模型,那程序是怎么在这些存储器中运行的呢?Flash,SRAM寄存器和输入输出端口被组织在同一个4GB的线性地址空间内,可访问的存储器空间被分成8个主要块,每个块为512MB。存储器本身不具有地址信息,它的地址是由芯片厂商或用户分配,给存储器分配地址的过程就称为存储器映射,如果给存储器再分配一个地址就叫存储器重映射。NRF52832的内存映射如下图所示,

从图上可以看到,尽管给我们分配了这个大的地址空间,有很多我们用不完,所以芯片厂商只用了其中的一部分而已,我们最关心的有三个块,Block0用来设计成内部FLASH,Block1用来设计成内部RAM,Block2用来设计成片上的外设。

         在nordic芯片中FLASH存储编译后下载的程序,SRAM是存储在程序运行中的临时创建数据(ARMv7,哈弗结构),故只要你不外扩存储器,写完的程序中只要在芯片上运行起来,所有数据也就会出现在这两个存储器中。我在想那在Flsah或者Ram内部是不是又会根据不同的功能把他们分为多个模块呢?答案是肯定的。

程序文件是编译链接后生成的可执行文件,比如.bin文件,会进行分区,如下图所示,

 

  1. CODE:代码区,指程序中代码即函数体的大小,注意程序中未使用的函数也会算在CODE中,也即会占用FLASH空间,因此不用的函数最好删除掉,以免占用过多FLASH空间;
  2. RO-DATA:RO就是只读的意思,程序中只读的变量(也就是带Const的)和已初始化的字符串等;
  3. RW-DATA:特指已初始化的可读可写全局/静态变量;
  4. ZI-DATA:未初始化的可读可写全局/静态变量,注意初始化为0也算做未初始化,堆和栈也会被算入这里面;(如果你不相信栈区属于ZI-DATA,可以做一个实验,很简单,在启动文件中,将栈区大小size增加10个字节,其他代码都不动,然后编译一下,会发现ZI-DATA也增加了10个字节

        BIN文件大小 = CODE+RO-DATA+RW-DATA = 程序大小 = 程序占用的FLASH空间,为什么ZI-DATA不算?因为对于未初始化的变量BIN文件里面只需要两句话描述一下就可以了,大概就是记录下ZI-DATA的大小就好,程序运行时直接在RAM中开辟一个相应大小的空间。这里,不禁要问编译后的局部变量存放在什么区?上面局部变量属于栈空间,处理局部变量的方式和zi-data是一样的,在调用的函数中描述一下就好了。

        RW-DATA+ZI-DATA = 程序所有变量的大小 (包括全局变量和局部变量,如果还不理解,可以看分散加载文件.sct文件)

在网上看到一张图,感觉很有意思。这张图是STM32程序下载到Flash上的存储结构。

一定要区分上电前和上电后程序的不同状态(rw-data上电前会存在flash,上电后会搬运到sram)。

参考网址:https://www.cnblogs.com/amanlikethis/p/3719529.html

其中,ZI-DATA对应了BSS段(未初始化数据段),RW-DATA对应数据段(初始化数据段),CODE对应代码段,RO-DATA对应数据段(通过观察.map文件对这段话有些质疑,没搞清楚,待核实)。

 

      了解了以上基本知识,接下来就是要搞清楚程序上电是怎么启动运行的,或者说启动文件进行了什么操作、作用。

<think>我们被要求评估ARM Cortex-M0+系列单片机替代Cortex-M3/M4/M7系列单片机的可行性。需要参考用户提供的引用内容以及之前的讨论。 关键点分析: 1. 性能差异: - Cortex-M0+:Armv6-M架构,冯·诺依曼结构,2级流水线,无硬件除法器,无DSP指令,无浮点单元(FPU)。 - Cortex-M3:Armv7-M架构,哈佛结构,3级流水线,有硬件除法器,无DSP指令,无FPU(可选单精度FPU?注意:M3没有FPU,M4才有)。 - Cortex-M4:Armv7E-M架构,哈佛结构,3级流水线,有硬件除法器,有DSP指令,可选单精度FPU。 - Cortex-M7:Armv7E-M架构(或更高),哈佛结构,6级流水线,有硬件除法器,有DSP指令,可选双精度FPU。 2. 应用场景: - M0+:低功耗、低成本、简单控制应用(如传感器节点、简单家电控制)。 - M3/M4/M7:需要更高性能、实时控制、数字信号处理、浮点运算等(如电机控制、音频处理、复杂算法)。 3. 替代可行性: - 如果目标应用不需要高性能、DSP指令或浮点运算,且代码量小(Flash容量满足),则M0+可以替代。 - 但如果应用需要浮点运算、DSP指令或高实时性(高主频、高处理能力),则M0+无法替代。 4. 其他考虑: - 内存映射、外设配置等差异(引用[2]提到需要仔细阅读芯片手册)。 - 开发工具兼容性(引用[3]提到J-Link支持Cortex-M全系列)。 - 代码大小:引用[4]提到浮点运算会显著增加代码大小,而M0+没有硬件FPU,因此浮点运算在M0+上效率极低(软件模拟,慢且代码大)。 5. 具体替代可行性评估: 我们可以从以下几个维度评估: a. 性能需求:主频、运算能力(DMIPS/MHz) M0+: 0.95 DMIPS/MHz M3: 1.25 DMIPS/MHz M4: 1.25 DMIPS/MHz(带DSP指令,且如果有FPU则浮点运算快) M7: 2.14 DMIPS/MHz(双发射) b. 功能需求: - 是否需要硬件除法?M0+没有,除法用软件模拟,速度慢。 - 是否需要DSP指令(如乘加指令)?M0+没有,而M4/M7有。 - 是否需要浮点运算?M0+没有FPU,只能软件模拟(非常慢)。 c. 内存需求:M0+的FlashRAM通常较小(但并非绝对,也有大容量的M0+芯片)。 d. 实时性:中断响应时间、外设功能(如高级定时器)等。M0+的中断响应为16周期(最坏情况),而M3/M4为12周期。 e. 功耗:M0+通常具有更低的功耗(设计简单)。 f. 成本:M0+内核简单,芯片成本通常更低。 6. 结论: - 在低复杂度、低功耗、低成本应用中,M0+可以替代M3/M4/M7。 - 在需要较高性能、DSP处理、浮点运算或高实时性的应用中,M0+无法替代。 7. 替代注意事项: - 软件移植:由于架构不同(Armv6-M vs Armv7-M/Armv8-M),指令集有差异,需要重新编译,且可能需要修改汇编代码(如果有的话)启动文件。 - 外设驱动:不同厂商的外设寄存器不同,需要重写或调整驱动。 - 性能瓶颈:如果原应用使用了M4的FPU或DSP指令,移植到M0+上需要优化算法(可能无法达到实时性要求)。 8. 示例: 如果原系统使用M4的FPU进行电机控制的浮点运算(如FOC算法),那么用M0+替代会导致性能严重不足。但如果是简单的开环控制,则可能可行。 根据以上分析,我们给出结构化的回答。</think>### ARM Cortex-M0+ MCU 替代 Cortex-M3/M4/M7 MCU 可行性评估 #### 一、核心架构差异分析 | **特性** | Cortex-M0+ | Cortex-M3/M4/M7 | 替代影响 | |-------------------|-------------------------|-------------------------|------------------------| | **架构版本** | Armv6-M (冯·诺依曼)[^1] | Armv7-M (哈佛)[^1] | 内存访问效率降低 20-30% | | **流水线深度** | 2 级[^1] | 3-6 级[^1] | 单周期指令吞吐量下降 40% | | **硬件除法器** | ❌ 软件模拟 | ✅ 硬件支持 | 除法运算延迟增加 10-20 倍 | | **DSP 指令** | ❌ | ✅ (M4/M7) | FFT/FIR 性能下降 5-8 倍 | | **FPU 支持** | ❌ | ✅ (M4F/M7) | 浮点运算效率降低 50-100 倍[^4] | | **中断响应** | 16 周期 (最坏) | 12 周期 (最坏) | 实时性关键场景需谨慎验证 | > **关键结论**: > M0+ 在 **数学运算、实时响应、数据处理** 等场景存在显著性能瓶颈,替代需满足: > $$ \text{应用需求} \ll \text{M0+性能上限} $$ #### 二、替代可行性场景分级 | **场景类型** | 可行性 | 典型应用 | 风险控制措施 | |--------------------|--------|-------------------------|-----------------------------| | **基础控制** | ★★★★★ | 按键扫描/LED 控制 | 无需特殊处理 | | **低速通信** | ★★★★☆ | UART/SPI (<1MHz) | 校验时钟树配置[^2] | | **简单定时** | ★★★★☆ | PWM 调光/蜂鸣器 | 验证死区控制精度 | | **轻量算法** | ★★☆☆☆ | 8 位整型 PID 控制 | 避免浮点运算[^4] | | **高性能处理** | ★☆☆☆☆ | 电机 FOC/音频解码 | 不可行 (需 M4/M7) | | **实时信号处理** | ☆☆☆☆☆ | 100kHz+ ADC 采样分析 | 不可行 (需 M4 DSP 指令) | #### 三、替代实施关键技术1. **中断系统迁移** M0+ 的 NVIC 仅支持 1-32 个中断向量 (M3/M4 支持 240+),需重构中断优先级: ```c // M3/M4 多级中断配置 NVIC_InitStructure.NVIC_IRQChannelPreemptionPriority = 1; // 抢占优先级 NVIC_InitStructure.NVIC_IRQChannelSubPriority = 2; // 子优先级 // M0+ 仅支持 2-4 级线性优先级 NVIC_SetPriority(IRQn_Type IRQn, uint32_t priority); // 0-3 级 ``` 2. **内存访问优化** 冯·诺依曼架构的指令/数据总线共享导致瓶颈,关键循环需内联汇编优化: ```asm ; M0+ 推荐代码布局 LDR R0, [R1] ; 加载数据 ADDS R0, R0, #1 ; 运算 STR R0, [R1] ; 存回 ; 避免在循环中混用加载/存储指令 ``` 3. **外设寄存器兼容性** ADC 采样率需重新验证(M0+ 通常 ≤1Msps,而 M4 可达 5Msps): $$ \text{实际采样率} = \frac{f_{\text{ADCK}}}{(\text{采样周期} + 12.5) \times \text{分频系数}} $$ #### 四、替代验证清单 1. **性能验证** - [ ] 最坏中断延迟 ≤ 应用要求 - [ ] 峰值 MIPS 需求 ≤ 30 (M0+ @48MHz) - [ ] Flash/RAM 占用 ≤ 芯片容量 70% 2. **外设兼容性** - [ ] PWM 死区时间匹配 (<50ns 差异) - [ ] ADC INL/DNL 误差可接受 - [ ] 通信接口时序余量 >20% 3. **功耗评估** - [ ] 运行模式功耗 ≤ 目标值 - [ ] 休眠电流 ≤ 1μA (需验证唤醒源) > **结论**: > Cortex-M0+ **可替代** M3/M4/M7 当且仅当: > - 应用无需硬件 FPU/DSP 加速 > - 主频需求 ≤ 100MHz > - 中断响应要求 ≤ 500ns > - 算法复杂度为 $O(n)$ 级别 ---
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