江东风又起

verilog奇数分频

简单的是计数取反，奇数略有不同，分为上升沿和下降沿计数取反然后再逻辑与即可，相当于补了半个周期module PulseDiv(input clk_100M,input n_rst,output reg pulseout);reg[7:0] divcnt;reg clkp,clkn;//任意偶数分频占空比50% 10分频always@(posedge clk_100M or negedge n_r

近期陆续有客户，使用MAX II这款芯片，我当时安装quartus为了尽量小，便没有安装，只安装了cyclone器件。今天添加库的过程，记录一下： 以Quartus ii 13.0sp1为例，添加MAX II CPLD到软件支持列表中 1. 以 管理员身份运行Quartus II 2. 在 tool下，点击install devices…，如下图 3. 把相应版本的器件库下载下来（注意...

遇到的问题：在quartus ii中，编译工程，报出如下警告：Warning (335093): TimeQuest Timing Analyzer is analyzing 160 combinational loops as latches.Quartus 官方给出的Help如下：CAUSE: The TimeQuest Timing Analyzer found latc...