PL 读写DDR

最新推荐文章于 2025-06-26 17:10:21 发布

yqq654101

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PL是怎样访问DDR的？

zynq-7000的地址映射，PL作为主设备访问ddr时所用的地址是0x40000000-0x7FFFFFFF；

所以在搭建环境的时候要注意pl所给的地址为0x40000000-0x7FFFFFFF才能访问到PS的DDR。

另外值得注意的是Dcache的一致性问题，为了PL可以直接读到DDR的数据，在SDK初始化的时候用到的是mem test的模板的init_plateform()进行初始化，关掉Dcache，这样PL才能直接读到DDR，不然PS读的是缓存区的数据！！！这个是从网上查的资料。

软件初始化正确，PL设置的访问地址正确，才能访问到DDR！！！！！！！，注意是PL模块给PS的地址！！！！！！

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ZYNQ--PL读写PS端DDR数据

baidu_34971492的博客

04-23

3636

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PL端DDR4读写测试实验(未完成)

weixin_45090728的博客

08-31

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pl ddr4实验

手把手教你 Verilog 实现 AXI 总线协议读写：PL 与 PS 交互访问 DDR 全流程

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来自：http://www.eefocus.com/antaur/blog/17-08/423773_0818c.html0.引言构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了。如果PS与PL端进行数据交互，可以直接设计PL端为从机，PS端向PL端的reg写入数据即可，但是对于图像处理等大数据量的数据交互...

zedboard如何从PL端控制DDR读写(五)

weixin_33802505的博客

07-20

915

zedboard如何从PL端控制DDR读写(五) 　　有了前面的一堆铺垫。现在终于开始正式准备读写DDR了，开发环境：VIVADO2014.2 + SDK。　　一、首先要想在PL端通过AXI去控制DDR，我们必须要有一个AXI master，由于是测试，就不自己写了，直接用package IP生成，方法如下：　　1.选择packa...

zynq pl读写ddr 实现vga高清显示(2)

11-29

另一个好像传错了，这是主要的ip，sdk的代码在博客中已经给出，https://blog.youkuaiyun.com/LOTOOHE/article/details/78692798

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标题“zcu102用PL读写DDR4”涉及的是在Xilinx的ZCU102开发板上，利用可编程逻辑（PL）部分进行DDR4内存的读写操作。这一主题涵盖了许多硬件设计和嵌入式系统的关键概念，包括FPGA、DDR4内存接口、MIG（Memory ...

ZYNQ-PL读写PS端DDR数据

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PL 和PS的高效交互是zynq 7000 soc开发的重中之重，我们常常需要将PL端的大量数据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规...线来读写PS端ddr的数据，这里面涉及到AXI4协议，vivado的FPGA调试等。

ZYNQ AX7020 PL读写PS端 DDR 数据 vivado

01-17

PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数据实时送到 PS 端处理，或者将 PS 端处理结果...线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。

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11-29

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06-05

795

input R0_FS_i ,//读一帧数据的请求信号，高脉冲有效,用于状态机的开启以及复位fifo。input pkg_rd_en ,//从ddr3缓存中读取数据的有效标志，连接到fifo的写端口。//一帧数据的数据包=总数据量/一包数据的数量=H_CNT*V_CNT*32bit/4096B=H_CNT*V_CNT/1024。output[31:0] R0_data_o ,//读出数据，接fifo的读出数据。

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9737

本次给大带来了ZCU106的PL侧读写ddr4的教程，本教程是全网唯一ZCU106教程。本教程采用的是xilinx的ddr4的IP核的AXI4接口开发的，因此需要先了解AXI4总线协议。

ZYNQ学习：PL端DDR3 读写测试

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05-26

2002

DDR SDRAM 的最大特点是双沿触发，即在时钟的上升沿和下降沿都能进行数据采集和发送，同样的工作时钟， DDR SDRAM 的读写速度可以比传统的 SDRAM 快一倍。本次实验使用的 DDR3 芯片是南亚的 NT5CC256M16ER-EKI， NT5CC256M16ER-EKI 的 bank 位宽为 3，行位宽为 15，列位宽为 10，所以它的地址大小等于 2^3*2^15*2^10（即 2^28=256M），数据位宽为 16bit，所以容量大小为 256M*16bit，也就是 512MByte。

zynq7000 PL读写DDR3----实验笔记

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环境：vivado2018.3 芯片： xc7z100ffg900-2 本实验参考资料主要来源：https://www.eefocus.com/antaur/blog/17-08/423773_0818c.html 实验目的：将ADC接收的数据先存入DDR3，待PS端读取完成后，再存入一批。 1、工程规划 DDR芯片的管脚是绑定到Zynq的DDR接口上的。而Zynq系统的这个DDR总线接口有是链接在其内部“Memory Interfaces”中的“DDR2/3,LPDDR2 Con..

PL读不到PS写入DDR的数据

蒋楼丶的博客

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zedboard如何从PL端控制DDR读写(三)——AXI-FULL总线调试

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zedboard如何从PL端控制DDR读写(一)

weixin_34183910的博客

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zedboard如何从PL端控制DDR读写(一) 看了一段时间的DDR手册，感觉大体有一点了解了，想要实际上板调试，然而实验室可用的开发板不多，拿了一块zynq板看了看，DDR确实有，但是已经集成了控制器，而且控制器还放到了PS端，PL只能通过AXI接口访问。无奈另外两块开发板也这样，索性就用AXI去控制吧，正好还能再复习一...

用PS控制PL_DDR读写测试

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3080

项目功能：用PS端通过AXI4总线来控制PL端DDR的读写测试，并且改变测试频率，检测芯片性能。目的：用PS端方便改写程序，烧录可以节省很多时间。

zynq7045 pl读写ddr

02-06

### Zynq7045 PL DDR Read Write Implementation Tutorial In the context of Xilinx's Zynq-7045 SoC, interaction between the Processing System (PS) and Programmable Logic (PL), especially concerning access to shared DDR memory, is a critical aspect of system design. The PS can manage DDR3 through its own controllers while allowing the PL part to interact with this resource under certain configurations. For implementing read/write operations from/to DDR within the PL side: #### Configuration via Vivado HLS or IP Integrator To enable such functionality, one must configure an AXI GPIO interface or similar mechanism that allows communication over the High Performance (HP) ports connected directly to the DDR controller inside the PS[^1]. This setup facilitates direct memory access by providing address mapping into the global address space managed by the ARM cores in the PS section. #### Example Code for Reading/Writing Data Using C/C++ When developing software running on the PS side which interacts with hardware instantiated in the PL region, consider using APIs provided by Xilinx SDK as shown below: ```c // Initialize pointer to mapped address range corresponding to DDR segment accessible by PL. volatile unsigned int *pl_ddr_base_addr = XPAR_AXI_GPIO_0_BASEADDR; void write_to_pl_ddr(unsigned int offset, unsigned int value){ *(pl_ddr_base_addr + offset) = value; } unsigned int read_from_pl_ddr(unsigned int offset){ return *(pl_ddr_base_addr + offset); } ``` This code snippet demonstrates basic functions for writing data at specified offsets relative to the base address assigned during configuration and reading back values stored thereupon request. #### Interrupt-Based Approach vs Polling Methodology Initially, polling mechanisms may be employed where the processor continuously checks status registers until expected conditions are met indicating completion of tasks like writes being acknowledged or reads returning valid results. However, transitioning towards interrupt-driven models could enhance efficiency significantly once initial prototypes prove functional stability has been achieved. --related questions-- 1. What tools does Xilinx provide specifically tailored toward facilitating development involving both PS and PL components? 2. How do timing constraints affect performance when accessing off-chip memories like DDR3 through FPGA fabrics? 3. Can you elaborate more about best practices regarding power management strategies applicable here? 4. Are there any specific considerations needed when designing systems intended for real-time applications utilizing these features?