手撕Verilog面试题专题——（1）边沿检测

最新推荐文章于 2022-12-05 12:22:24 发布

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分类专栏：硬件逻辑

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本文介绍了一种使用Verilog实现信号边沿检测的方法，并提供了一个具体的代码示例及仿真测试。该模块能够检测输入信号的上升沿和下降沿，并通过输出脉冲信号来指示这些边沿。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1 实现信号边沿检测功能，输出一个周期宽度的脉冲信号。

Verilog代码：

module edge_detect(
	input 	clk,
	input	rst,
	input 	din,
	output 	dout1,	//上升沿
	output 	dout2,	//上升沿
	output 	dout3	//上升沿
);
	reg	[1:0]	res;
	always@(posedge clk or negedge rst)	begin
		if(!rst)
			res	<= 2'b00;
		else
			res	<= {res[0], din};	
	end
	
	assign dout1	= (~res[1]) && res[0];
	assign dout2	= res[1] && (~res[0]);
	assign dout3	= res[1] ^ res[0];
	
endmodule

testbench仿真文件：

module edge_detect_tb();
    reg     clk;
    reg     rst;
    reg     din;
    wire    pos_edge;
    wire    neg_edge;
    wire    data_edge;
    
    initial begin
        clk = 0;
        rst = 0;
        din = 0;
        #15 rst = 1;
        #20 din = 1;
        #20 din = 0;
    end
    initial begin
        forever #3 clk = ~clk;
    end
    
    
    edge_detect onedetect(
    .clk(clk),
    .rst(rst),
    .din(din),
    .dout1(pos_edge),
    .dout2(neg_edge),
    .dout3(data_edge)
    );
endmodule