Xilinx DDR3 MIG IP核设计（4）--把MIG IP核的Native接口打包成FIFO（上）

目录

1、框架

2、ddr3_wr突发写模块

2.1、端口

2.2、Verilog代码

3、ddr3_rd突发读模块

3.1、端口

3.2、Verilog代码

4、Testbench与仿真结果

4.1、Testbench

4.2、仿真结果

4.2.1、MIG IP模块

4.2.2、突发写模块ddr3_wr

4.2.3、突发读模块ddr3_rd

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1、框架

        这个类FIFO模块主要由以下几个部分组成：

mig_ctrl：顶层模块，使用该模块通过控制MIG IP核间接实现对DDR3芯片的突发写、突发读。分为用户接口与DDR3控制接口，用于只需要控制用户接口即可实现对DDR3芯片的突发写、突发读。用户接口的应用类似FIFO接口，用户只需要提供写使能信号与写入的数据即可实现突发写操作（实际上还需要提供其他信息：如突发长度、起止地址等信息）；用户只需要提供读使能信号即可实现突发读操作（实际上还需要提供其他信息：如突发长度、起止地址等信息）。