p-n结原理2:p-n结的势垒高度和势垒厚度

本文深入探讨了p-n结的势垒高度和厚度与其掺杂浓度、温度的关系,解释了势垒厚度随掺杂浓度增加而变薄,以及势垒高度随掺杂浓度增加而增大的原因。同时,文章还阐述了温度升高对p-n结势垒高度和厚度的影响,以及在不同情况下的推论,如隧道结、金属接触电势差、pin结等。

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p-n结原理2:p-n结的势垒高度和势垒厚度  

2012-05-22 11:59:29|  分类: 微电子器件 |  标签:pn结  半导体掺杂  ohm接触  隧道效应  pin结   |字号 订阅

  Xie Meng-xian.  (电子科大,成都市)

 

      (1)为什么p-n结势垒厚度随着掺杂浓度的提高而变薄?

——因为在热平衡时,一定的空间电荷就正好能够产生抵消扩散作用的确定的内建电场;而在耗尽层近似下,空间电荷主要是电离杂质中心所提供的电荷,故在掺杂浓度一定时,一定的空间电荷也就对应于一定的势垒厚度。如果提高掺杂浓度,则就增大了电离杂质中心的浓度,即增大了空间电荷密度,于是在保持空间电荷总量大致一定的情况下,就将使得势垒厚度变薄。

相反,如果降低半导体的掺杂浓度,则势垒厚度增大。极端地,当两边半导体都成为本征半导体时,那么势垒厚度就将变为无穷大,这时p-n结实际上也就转变为一整块本征半导体了,p-n结消失。

【推论1】隧道结:当两边半导体的掺杂浓度很高(简并)时,则势垒厚度将很薄。如果掺杂浓度提高到使得势垒厚度薄至de Broglie波长大小时,那么p-n结两边的载流子就可以借助于量子隧道效应而穿过势垒区(不再受到势垒高度的限制),从而能够产生较大的电流,并且两个方向的电流都较大。这时,p-n结实际上也就变成了所谓隧道p-n结。

【推论2】金属的接触电势差:在两边掺杂浓度非常高(强简并)的极端情况下,就近似为两块金属之间的接触,这时势垒厚度也就减薄到接近Debye屏蔽长度的大小,内建电势差也就成为了金属之间的接触电势差(等于未接触前两边Fermi能级之差)。

【推论3】单边结:如果p-n结两边的掺杂浓度不一样,则两边的势垒厚度也将不同:因为空间电荷区中的正电荷与负电荷的数量总是相等的,若两边的电荷密度不一样,那就必然厚度不同。掺杂浓度较高一边的势垒厚度较薄,较低一边的势垒厚度则较厚;因此,若p型半导体的掺杂浓度很大(简并,记为p+),而n型半导体的掺杂浓度较低,那么整个p-n结的势垒厚度基本上也就是n型半导体一边的势垒厚度,这种p-n结特称为单边结(p+-n结)。

【推论4】Ohm接触:对于单边结,如果把高掺杂一边的半导体更换为金属,就成为了所谓金属-半导体接触,这也就相当于把高掺杂半导体一边的杂质浓度提高到接近金属导电的程度。所以,金属-半导体接触的势垒就完全处在半导体一边;势垒厚度基本上也就决定于半导体的掺杂浓度。这时,若提高半导体的掺杂浓度,使得势垒厚度变得很薄,以至于接近de Broglie波长,那么这种金属-半导体接触两边的载流子即可借助于隧道效应而顺利地穿过接触势垒,从而两个方向的电流都可以很大,即这种金属-半导体接触具有Ohm导电的特性,实际上也就成为了所谓Ohm接触。

半导体元器件在制作金属电极时,往往就利用了这种Ohm接触的特性。例如,对于BJT的三个电极:因为发射区掺杂浓度很高,所以把金属电极直接接触上去即可;基区表面的掺杂浓度也往往较高,金属电极直接与它接触,也可以成为Ohm接触;但是集电区的掺杂浓度往往较低,把金属电极直接与它接触的话,就不能获得Ohm接触,则必需事先要扩散一个高浓度的区域,才能获得Ohm接触。

【推论5】pin结的势垒厚度:在耗尽层近似下,若在p-n结的势垒区中人为地加进去一个本征半导体层——i型层(完全的耗尽层),这就相当于把势垒区有意地增大了,这时势垒区即为整个i型层加上两边的空间电荷层,但主要是中间的i型层。因此,pin结的势垒厚度可近似为一个恒定值:基本上不随掺杂浓度和温度等的变化而变化。

(2)为什么p-n结势垒高度随着掺杂浓度的提高而增大?

——可以从两个角度来说明:①因为提高掺杂浓度时,势垒厚度将减薄,则在内建电压基本不变的情况下,势垒区中的内建电场必将增强,所以势垒高度也就必将增大。②从p-n结的能带图来看,因为提高半导体掺杂浓度时,n型半导体的Fermi能级就移近导带底,p型半导体的Fermi能级就移近价带顶,则两边半导体的Fermi能级之差增大了,所以势垒高度也就将随着掺杂浓度的提高而增大。

注意:在掺杂浓度提高时,势垒高度将增大,而势垒厚度是减小的!

【推论1】对于非简并半导体的p-n结,因为两边的Fermi能级都处于禁带之内,所以势垒高度(等于两边Fermi能级之差)将小于禁带宽度;但是,当掺杂浓度很高(简并)时,p-n结两边半导体的Fermi能级将进入能带内,这时的势垒高度将大于禁带宽度,隧道p-n结就是这种情况。

【推论2】如果降低p-n结两边半导体的掺杂浓度,则势垒高度将降低(但势垒厚度将增大)。特别,当两边半导体都降低为本征半导体时,则势垒高度降低为0,势垒厚度也变为无穷大,这时p-n结也就退化为一个高阻的电阻了。

(3)为什么温度升高时,p-n结的势垒高度将降低、势垒厚度将变薄?

——对于势垒高度:因为温度升高时,n型和p型半导体的Fermi能级都将移向禁带中央,即两边半导体的Fermi能级之差将会减小,所以从p-n结的能带图即可见到,势垒高度将会随之降低。

——对于势垒厚度:因为温度升高时,p-n结的势垒高度降低,即接触电势差减小,内建电场减弱,所以势垒厚度将会随之减薄。

注意:在温度升高时,势垒高度和势垒厚度都将随之减小!

<think>我们正在讨论半导体物理中的积累层反型层载流子行为。用户的核心问题是:为什么积累层的多子反型层的少子都无法进入氧化层?是否由于导带底能级差异过大? 根据用户提供的引用[3][4],以及半导体物理的基本原理,我将逐步分析: 1. **积累层(以p型半导体为例)**: - 当金属电极施加负电压时,SiO₂-Si界面处能带向上弯曲(引用[3])。 - 导致价带顶更接近费米能级,空穴浓度在界面处积累(多子积累)。 - 但空穴被限制在半导体侧,无法进入氧化层。 2. **反型层(以p型半导体为例)**: - 当施加正栅压时,能带向下弯曲。 - 当表面电势足够强时,形成反型层(电子作为少子积累在界面)。 - 这些电子也无法进入氧化层。 **根本原因分析**: - **能带不连续性**:氧化层(如SiO₂)与半导体(如Si)之间存在显著的导带底价带顶的能量阶跃(band offset)。例如: $$ \Delta E_c \approx 3.1 \text{ eV (Si/SiO}_2\text{)} , \quad \Delta E_v \approx 4.5 \text{ eV (Si/SiO}_2\text{)} $$ [^5] 这种巨大的能量壁垒阻止了载流子穿越。 - **势垒高度**: - 对电子(无论是积累层的多子还是反型层的少子),要进入SiO₂导带需克服$\Delta E_c$的高势垒- 对空穴,需克服$\Delta E_v$的高势垒。 室温下热电子能量$k_B T \approx 0.026$ eV远小于势垒,因此量子力学隧穿概率极低。 - **绝缘层性质**:氧化层(如SiO₂)是宽禁带绝缘体($E_g \approx 9$ eV),其本征载流子浓度极低,无法支持导电[^2]。 **是否相同原因?** - **积累层多子**:空穴在p型积累层中浓度很高,但因$\Delta E_v$过高无法进入氧化层。 - **反型层少子**:电子在p型反型层中浓度可能很高(强反型时),但因$\Delta E_c$过高无法进入氧化层。 → **根本原因相同**:都是因界面处存在高能垒阻止载流子注入氧化层。 **量子隧穿效应**: 在极薄氧化层(<3 nm)中,电子可能通过隧穿进入氧化层,但这属于非理想情况(导致栅极漏电流)。通常MOS设计保证氧化层足够厚以抑制隧穿[^2]。 **总**: | 层类型 | 载流子类型 | 限制机制 | 能垒大小 | |----------|------------|------------------------------|----------------| | 积累层 | 多子(空穴)| 价带阶跃 $\Delta E_v$ | ≈4.5 eV (Si/SiO₂) | | 反型层 | 少子(电子)| 导带阶跃 $\Delta E_c$ | ≈3.1 eV (Si/SiO₂) | > ✅ 论:两种情况下载流子都被限制在半导体侧,主要原因是**界面处巨大的能带阶跃**形成的势垒[^3][^4][^5]。 --- ### 补充说明:MOS构能带图 1. **积累层(p型,负栅压)**: ```mermaid graph LR A[金属] --负电压--> B[能带上弯] B --> C[价带顶接近E_F] C --> D[空穴积累] D --无法跨越--> E[ΔE_v势垒] ``` 2. **反型层(p型,正栅压)**: ```mermaid graph LR A[金属] --正电压--> B[能带下弯] B --> C[导带底接近E_F] C --> D[电子积累] D --无法跨越--> E[ΔE_c势垒] ``` --- §§相关问题§§ 1. Si/SiO₂界面的导带阶跃价带阶跃是如何测量的? 2. 在哪些情况下载流子可能穿透氧化层? 3. 高k介质替代SiO₂时,能带阶跃对载流子限制有何变化?</think>### 半导体积累层多子与反型层少子无法进入氧化层的原因分析 #### 一、根本机制:**能带阶跃(Band Offset)形成的势垒** 两种情况下载流子被限制在半导体侧的核心原因都是 **界面处的巨大能带阶跃**,但具体机制存在差异: | 现象 | 载流子类型 | 限制机制 | 能垒高度(Si/SiO₂) | |-------------|------------|----------------------------------|---------------------| | **积累层** | 多子 | 价带阶跃 $\Delta E_v$ 阻挡空穴 | ≈4.5 eV [^3][^4] | | **反型层** | 少子 | 导带阶跃 $\Delta E_c$ 阻挡电子 | ≈3.1 eV [^3][^4] | --- ### 二、积累层多子限制机制(以p型半导体为例) 1. **能带弯曲特征** 当金属栅极施加负电压时: - 半导体表面能带向上弯曲($E_v$ 靠近 $E_F$) - 价带空穴浓度剧增:$p_p = n_i \exp\left(\frac{E_i - E_F}{kT}\right)$ [^3] $$ \text{积累条件:} \quad \psi_s < 0 \quad (\text{表面电势为负}) $$ 2. **势垒形成原理** ```mermaid graph LR A[半导体价带 E_v] -->|空穴移动方向| B[界面] B --> C{势垒分析} C --> D[SiO₂价带 E_v_ox] D -->|ΔE_v ≈4.5 eV| E[阻止空穴注入] ``` - **价带阶跃 $\Delta E_v$**:半导体价带顶 $E_v$ 比氧化层价带顶低约 4.5 eV - **热发射概率**:室温下空穴能量 $k_B T \approx 0.026$ eV,跨越势垒概率: $$ P \propto \exp\left(-\frac{\Delta E_v}{k_B T}\right) \approx e^{-173} \approx 10^{-75} $$ 3. **量子隧穿抑制** 即使考虑量子隧穿,对于典型氧化层厚度(>2 nm),隧穿概率: $$ T \sim \exp\left(-2d\sqrt{\frac{2m^*\Delta E_v}{\hbar^2}}\right) \approx 10^{-10} \quad (d=3\text{ nm}) $$ --- ### 三、反型层少子限制机制(以p型半导体为例) 1. **能带弯曲特征** 强正栅压下: - 能带向下弯曲($E_c$ 靠近 $E_F$) - 表面电子浓度超过空穴:$n_s > p_0$ [^4] $$ \text{反型条件:} \quad \psi_s > 2\phi_F $$ 2. **导带阶跃势垒** ```mermaid graph LR A[反型层电子] -->|向氧化层移动| B[界面] B --> C{势垒分析} C --> D[SiO₂导带 E_c_ox] D -->|ΔE_c ≈3.1 eV| E[阻止电子注入] ``` - **导带阶跃 $\Delta E_c$**:半导体导带底 $E_c$ 比氧化层导带底高约 3.1 eV - **热激发抑制**:电子跨越概率: $$ P \propto \exp\left(-\frac{\Delta E_c}{k_B T}\right) \approx e^{-119} \approx 10^{-52} $$ 3. **绝缘层本质限制** - SiO₂是宽禁带绝缘体($E_g \approx 9$ eV)[^2] - 氧化层内无允许电子态(禁带中无杂质能级) - 电子在氧化层中有效质量 $m^*_{ox} \gg m^*_{si}$,迁移率极低 --- ### 四、关键差异对比 | 特性 | 积累层多子限制 | 反型层少子限制 | |---------------|------------------------------|-------------------------------| | **主导势垒** | 价带阶跃 $\Delta E_v$ | 导带阶跃 $\Delta E_c$ | | **载流子源** | 价带空穴(多子) | 导带电子(少子) | | **能带弯曲** | 向上弯曲 ($\psi_s < 0$) | 向下弯曲 ($\psi_s > 2\phi_F$) | | **限制本质** | 空穴能量不足跨越 $\Delta E_v$ | 电子能量不足跨越 $\Delta E_c$ | > ✅ **共同论**: > 两种情况下载流子都被限制在半导体侧,主要原因是 **界面处巨大的能带阶跃**($\Delta E_c$ 或 $\Delta E_v$)形成的能量势垒,而非载流子类型本身。氧化层的绝缘特性缺乏允许态进一步强化了此限制[^3][^4]。 --- ### 五、实验验证证据 1. **电容-电压(C-V)测试** - 积累区电容 $C_{acc} \approx C_{ox}$(氧化层电容主导) - 反型区电容 $C_{inv} \approx C_{dep}$(耗尽区电容主导) → 证明载流子不进入氧化层[^2] 2. **栅极漏电流测量** - 优质SiO₂在 <5 MV/cm 场强下漏电流 $<10^{-9}$ A/cm&sup2; $$ J \propto \exp\left(-\frac{\sqrt{2m^*\Delta E} \cdot d}{\hbar}\right) $$ → 验证势垒存在[^4] ---
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