基于提前终止的低功耗BCH解码器

原创于 2025-10-20 14:49:26 发布 · 794 阅读

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#BCH解码器 #提前终止 #低功耗 #体域网 #并行架构

用于体域网标准的基于提前终止方案的低功耗BCH解码器

摘要

本文提出了一种用于IEEE 802.15.6无线体域网（WBAN）标准的(63, 51) BCH解码器。WBAN应用于需要人体短距离通信的医疗和非医疗设备。为了降低功耗，所提出的BCH解码器在伴随式计算和钱搜索中采用了提前终止方案，能够更早地纠正错误。所提出的(63, 51) BCH解码器使用三星65‐nm CMOS标准单元库实现。实现结果表明，在信噪比= 7 dB时，与不采用ET方案的情况相比，功耗降低了45.86%。

关键词

BCH码；IEEE 802.15.6；提前终止方案；并行伴随式；低功耗；胶囊内窥镜

一、引言

IEEE 802.15.6 体域网标准 [1]具有特殊用途，可提供人体内部或附近的短距离无线通信。体域网的传输范围约为2至5米，支持包括生物医学设备在内的多种应用之间的连接。胶囊内窥镜作为医疗应用之一，具有小面积、能效和可靠性等技术要求，以诊断疾病。特别是能效，对于胶囊内窥镜在人体内持续运行并完成超过12小时的病灶诊断而言，是最关键的因素。

纠错码用于降低错误概率并提供可靠通信。
Bose‐Chaudhuri‐Hocquenghem（BCH）码是一种在通信系统中常用的纠错码。在IEEE 802.15.6标准中，采用了(63, 51) BCH码[2]。
本文实现了用于胶囊内窥镜的BCH解码器。采用了一种早期终止（ET）方案以降低功耗。由于胶囊内窥镜在低工作频率下运行以实现低功耗，因此需要并行处理来实现低功耗和高吞吐量。

第二部分提出了采用ET方案和并行架构的BCH解码器。实现结果在第三部分中展示。最后，第四部分对论文进行总结。

II. 提出的架构

提出了两种用于低功耗和高吞吐量的技术。本节描述了提前终止方案和并行伴随式架构。

A. 提前终止方案

示意图0

图1展示了所提出的BCH解码器架构，该架构在伴随式计算和钱搜索中采用了提前终止方案，以降低不必要的步骤所带来的功耗。根据伴随式条件和发生错误的数量，解码过程可以提前终止。

1) 伴随式计算

由于(63, 51) BCH码的纠错能力仅为两位，因此错误数量由表I中所示的伴随式条件[2]决定。如果错误数量为零或超过两位，则无需进行进一步计算，此时BCH解码器即可完成解码。

表I. BCH码中错误数与伴随式条件之间的关系（2t）

错误数	0	1	2	2 !
伴随式条件	$S_1 = S_3 = 0$	$S_1 \neq 0, S_1^3 = S_3$	else	$S_1 = S_3 = 0, z \neq 0$

2) 钱搜索

对于一个长度为n的t纠错码，钱搜索在n个时钟周期内运行。如果错误数量为一个且该错误位于n位码的第一位，则钱搜索可在1个时钟周期内检测到该错误。由于所有错误均已被检测到，剩余的 $n - 1$ 个周期将浪费功率[3]。

为了降低功耗，ET方案应终止进一步的计算。为了实现钱搜索的早期终止，需要通过接收到的码字找到错误定位多项式（ELPs）来确定错误数量。在寻找ELPs时，Berlekamp-Massey（BM）算法[5]被广泛用于BCH码。由于(63, 51) BCH码只能纠正两位错误，因此彼得森算法[2]在功耗和面积方面更为高效。

B. 并行处理

伴随式计算单元采用并行结构设计，其中偶数索引伴随式使用共享电路[4]。通常，并行因子增大时面积也随之增大。然而，功耗并不会随着并行因子的增加而线性增加 [2]。通过应用9路并行，与非并行单元相比，功耗仅增加4%，延迟从63个时钟周期缩短至7个时钟周期。因此，较短的延迟带来了更高的吞吐量。

示意图1

III. 实现

提出的架构采用Verilog HDL建模，并使用Synopsys设计工具结合三星65‐nm CMOS库进行综合。

表II. ETRATES的仿真结果

SNR	4	5	6	7	8	Avg.
综合征 (%)	3.59	9.98	23.4	44.44	67.55	29.79
钱搜索 (%)	34.28	36.87	41.1	43.82	45.93	40.40
总计 (%)	27.35	31.33	38.48	46.96	55.30	39.88

表II显示了ET率的仿真结果，这些结果是在信噪比从4到8 dB范围内经过10,000次迭代后获得的。表II中的伴随式表示无错误或超过两个错误的概率。对于29.79%的情况，仅需进行伴随式计算，无需进一步计算。此外，钱搜索模块仅需执行40.40%的n个时钟周期即可终止钱搜索计算。

总ET概率是基于各模块功耗假设计算得出的。根据[3]，伴随式计算消耗34%的功耗，钱搜索消耗61%的功耗。因此，总的平均功耗降低约为39.88%。

表III. 性能比较

	提出方案	[2]
CMOS工艺	65纳米	90纳米
面积(um²)	4029	35140
归一化面积*1(um²)	4029	18329
最大时钟频率(兆赫兹)	625	142.8
延迟(纳秒)*2	48	7
AT复杂度*3	309.43	898.49

*1 面积基于三星65纳米CMOS库进行归一化。
*2 应用ET方案时，平均延迟从4到8 dB。
*3 在[6]中的面积‐时间（AT）复杂度。

表III显示了(63, 51) BCH解码器的硬件实现结果和比较。提出的解码器具有更小的面积但延迟较长。然而，与没有采用ET方案的解码器相比，延迟可降低约38.10%。为了进行比较，使用了面积‐时间（AT）复杂度[6]。该解码器的延迟[2]仅为7ns。然而，[2]中的AT复杂度比提出的架构高出两倍以上。因此，与[2]相比，所提出的BCH解码器具有更低的AT复杂度，并且随着信噪比的增加，其优势更加明显。