wo_cai_niao的博客

原创 把两节锂离子电池串联再降压到5V和把2节锂离子电池并联再升压到5V有什么区别？

电池串联降压与并联升压方案对比：串联降压效率更高（>95%），适合大功率设备，但需复杂电池均衡管理；并联升压效率稍低（90-93%），但安全性好、管理简单，适合小型电子产品。关键差异在于串联存在"木桶效应"需均衡电路，而并联可自然均衡。选择取决于功率需求、效率要求与成本考量：专业设备优选串联降压，消费电子更适并联升压。

原创 yolov8中的模型搭建步骤

parse_model是修改模型中很重要的函数，不搞透彻很难进行下一步

原创 python中的__init__.py

原创 如何计算ADC的误差

如何计算ADC的误差

原创 神经网络的前向融合

神经网络的前向融合

原创 机器视觉中的IOU非极大值抑制原理

IOU非极大值抑制

原创 用python创建一个实验报告

【代码】用python创建一个实验报告。

原创 python迭代器的用法

详解迭代器和for循环

原创 成绩生成器--高级版

此软件的功能是根据均分生成平时成绩

原创 成绩生成器--简单版

aaaaaa

原创 跨时钟域信号处理---脉冲同步器理论详解

此代码段的原理为：将时钟域clk_a下的单脉冲信号pulse_a转化为电平信号pulse_inv，然后在时钟域clk_b下对该电平信号进行异或边沿检测便得到时钟域clk_b下的脉冲信号pulse_b，采用三级寄存器进行边沿检测，可以防止亚稳态传播。

原创 VGA模块实现详解

每切换一行，行计数器都是从0开始计数，行坐标不变，对应的列坐标从无效区逐渐计数进入有效区，可以将列坐标有效区向左平移一个像素周期，以提前产生像素坐标

原创 FPGA基本功之数据帧检测

若不为帧尾则为有效数据，每收到16bit数据进行输出，并拉高data_valid信号（持续一个clk）；继续检测该数据流是否为帧尾，如果为帧尾，本次数据提取结束；如果不为帧尾，仍为有效数据，重复上述过程，直到数据结束。定义一个数据帧，帧头为8'he，帧尾为8'hff（有效数据不包含帧尾），当数据输入时开始检测，若检测到帧头后直接检测到帧尾，则认为数据帧为空包，拉高abort信号（持续一个clk）；

原创 FPGA基本功之边沿检测

如下图，来一个与时钟不同步的信号data，检测其边沿，data_0为打1拍，data_2为打2拍，q1为打一拍后的输出，q2为打2拍后的输出，显然q1可能产生毛刺，q2波形质量更好。描述：有一个缓慢变化的1bit信号a，编写一个程序检测a信号的上升沿给出指示信号rise，当a信号出现下降沿时给出指示信号down。（q2好，多用q2）

原创 FPGA之锁相环4种模式

零延迟缓冲模式与无补偿模式恰恰相反，它对ce路径进行了补偿，对cd路径没有补偿，因此建议在该模式下对时钟进行输出，不建议把时钟用在寄存器上，因为寄存器上的时钟相位会产生超前或者滞后。在标准模式中时钟在cd路径上是有补偿滴，通过补偿使得时钟在c处的相位与时钟在d处的相位相同。但时钟在e处的相位没有得到补偿，因此e处的时钟有可能超前也有可能滞后。由这个相位关系可知，标准模式下产生的时钟呢最好是用在内部寄存器上，不要用来输出，因为输出会产生相位的超前或者滞后，但在寄存器上它的相位关系是保持一致的。

原创 spi连续无间隔收发任意字节源代码

一种连续无间隔任意字节spi收发器