wnazhe45的博客

修改example工程代码    由于官方产生的MIG控制核示例仿真工程太过复杂,不利于新手学习,所以对示例工程进行修改,使之适合学习以及仿真测试.    该项目完成的是先对DDR3中8个banks的前800个地址执行写操作,8个banks的前800个地址写满之后再对其中数据进行读操作.    这里需要注意的是app_wdf_data和app_rd_data的位宽,因为Burst Length为8所以这里app_wdf_data和app_rd_data的位宽为16*8=128bits.所以在ui_cl

MIG控制器概述  MIG IP核的结构如上图所示,可以看出MIG控制核主要有三个部分组成:User Interface Block, Memory Controller, Physical Layer. 而我们在利用MIG控制核对DDR3读写时需要了解并做好逻辑控制的主要是User Interface.  User Interface中各信号的定义以及时序在Xilinx 的MIG用户手册(UG586)上有非常详细的描述,这里就不介绍了,因为在使用一个IP核之前还是要先学会看用户手册的.  对Use

利用Xilinx FPGA进行DDR3读写控制总结DDR3芯片结构Xilinx FPGADDR3芯片结构Xilinx FPGA