wnazhe45的博客

本文提供了一种可对宽带信号进行滤波的宽带滤波器结构，并通过仿真验证了该滤波器的功能正确性。

多bit的数据流跨时钟域处理常采用异步FIFO异步FIFO的结构框图如图所示异步FIFO的代码如下：module asyn_fifo#(parameter DSIZE = 8, parameter ASIZE = 4)( output [DSIZE-1:0] rdata, //读数据 output reg wfull, //写满 output reg rempty, //读空 input [DSIZE-1:0]

修改example工程代码    由于官方产生的MIG控制核示例仿真工程太过复杂,不利于新手学习,所以对示例工程进行修改,使之适合学习以及仿真测试.    该项目完成的是先对DDR3中8个banks的前800个地址执行写操作,8个banks的前800个地址写满之后再对其中数据进行读操作.    这里需要注意的是app_wdf_data和app_rd_data的位宽,因为Burst Length为8所以这里app_wdf_data和app_rd_data的位宽为16*8=128bits.所以在ui_cl

MIG控制器概述  MIG IP核的结构如上图所示,可以看出MIG控制核主要有三个部分组成:User Interface Block, Memory Controller, Physical Layer. 而我们在利用MIG控制核对DDR3读写时需要了解并做好逻辑控制的主要是User Interface.  User Interface中各信号的定义以及时序在Xilinx 的MIG用户手册(UG586)上有非常详细的描述,这里就不介绍了,因为在使用一个IP核之前还是要先学会看用户手册的.  对Use

利用Xilinx FPGA进行DDR3读写控制总结DDR3芯片结构Xilinx FPGADDR3芯片结构Xilinx FPGA

添加引脚约束一 通过GUI实现引脚约束1.创建约束文件2.在vivado上方菜单栏layout中选择I/O Planning3.在I/O规划器底部出现“I/O ports”窗口4.在“I/O ports”中定义引脚位置和电气标准5.完成引脚约束后，按住【Ctrl+S】组合键，弹出“out of date design”对话框，单机OK按钮，退出该对话框。6.弹出“save constraints”对话框，在该对话框中，选中“select an existing file”前面的复选框，即将I.