【FPGA笔记系列6】数码管静态显示电路Verilog设计

电路设计

CGD100 开发板上配置有 4 个共阳级八段数码管， 本实例需要通过 4 个按键控制（ KEY1~ KEY4） ， 在 4 个数码管上显示字符 0~F。 另外一个独立按键 KEY8 控制小数点段码的状态。 本实例仅实现数码管的静态显示， 后续章节再讨论采用动态扫描的方式实现多个数码管显示不同字符的电路设计。

开发板包含了 4 个共阳级 8 段数码管， 其电路原理图如图所示。

4 个 共阳级 数码管是集成封装， 共用 8 段显示信号线（A~F、 DP） ， 通过 4个片选信号（S1、 S2、 S3、 S4） 控制显示指定的数码管。 由于是共阳级特性，因此输入信号为低电平有效。

最右边(靠下载接口)的数码管为SEG_DIG4, 3号管脚。