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wkonghua
这个作者很懒，什么都没留下…
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Vivado使用IBERT 测试GT配置 Loopback Mode 选项
在测试两颗芯片的通路时，通过使用测试进行信号验证，可以根据芯片间信号回传的物理位置和测试目标来选择选项。具体选择哪个回传模式，取决于你希望在哪里进行信号回传和验证的重点。原创 2024-11-08 17:33:20 · 2125 阅读 · 0 评论 -
vivado2018.2版本带PS侧配置（bd）调用modelsim仿真时：(vlog-13006) Could not find the package (sc_util_v1_0_3_pkg)
使用vivado2018.2版本调用modelsim仿真，其中工程的仿真为系统级仿真，PL侧包含整个系统工程的所有逻辑代码以及对PS侧的system配置（bd）。在配置好仿真环境以后，通过vivado调用modelsim时，出现了以下报错：# ** Error: ../../../../ZC702.srcs/sources_1/bd/system/ipshared/03a9/hdl/axi_protocol_checker_v2_0_vl_rfs.sv(5554): (v...原创 2021-07-28 10:54:39 · 1594 阅读 · 0 评论 -
vivado2018.2报错及解决方法记录
在使用vivado 2018.2版本进行xilinx K7 FPGA调试时，当烧写了带有debug核的BIT文件之后，想要抓取数据，提示ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch弄了好久之后，发现，重启vivado就可以解决该问题；最好在关闭vivado之后，通过任务管理器查看一下是否彻底关闭，同时在任务管理器中查看是否还有hw_server.exe进程在运行，如果有则关闭后再重启vivado就可以解决了原创 2021-06-05 17:26:01 · 3316 阅读 · 0 评论 -
Win10系统安装ISE14.7后出现软件闪退及驱动不能正常安装问题
一、ISE14.7版本软件在Win10（64位）系统上安装后出现闪退现象： 在Win10系统上安装完ISE14.7版本的软件后，在打开ISE软件后，新建工程的时候会出现闪退现象，这是由于Win10系统和ISE14.7不能完全兼容造成的，解决这个问题的方法步骤如下： 1、找到程序安装路径下的这两个文件夹： X:\Xilinx\14.7\ISE_DS\ISE\lib\nt64 X:\Xilinx\14.7\ISE_...原创 2020-10-09 17:11:12 · 6648 阅读 · 1 评论 -
UltraEdit自动换行/制表符设置
UltraEdit自动换行/制表符设置方法： 我一般设置为缩进4个空格，其中使用空格代替制表符（这个选项一般默认不勾选），这样的好处是使用不同编码的编辑器打开文件文件时，不会出现格式混乱的情况，因为不同编码器设置的Tap可能缩进空格不一样，如果使用空格代替制表符，那么不同格式编辑器打开文件时都默认为字符前面时相同的空格，不存在格式混乱的情况。...原创 2020-08-26 15:17:47 · 2519 阅读 · 0 评论 -
cadence 17.2 版本的 OrCAD Capture CIS打开时不停地弹出空白网页解决办法
在使用cadence 17.2版本的OrCAD Capture CIS时，如果打开浏览器，那么浏览器（我用的搜狗）会不停的弹出空白网页，网址显示为，网页信息为一串字符好空白信息。这时，我们需要通过设置来阻止网页的不停弹出，设置方法如下： 1、设置搜狗浏览器打开方法为以管理员身份运行此程序： ...原创 2020-02-19 17:19:28 · 9389 阅读 · 6 评论 -
FPM生成封装时关联Allegro打开后无法生成封装问题解决办法
在安装cadence之后，要想使用FPM封装生成器自动生成封装，还要修改cadence的环境变量才能使用FPM调用，但是最近重装软件时发现FPM调用Allegro打开后，Allegro中没有任何封装信息，并且下面命令栏报错了。后来经过多次尝试，终于解决了这个问题，方法如下： 1-卸载当前fpm，删除干净文件 2-重装fpm，但是要路径要安装在C盘下（C:\）...原创 2020-01-09 10:51:23 · 1634 阅读 · 0 评论 -
Allegro添加Drill Legend时不能显示Drill Legend信息之问题
前一段时间使用Allegro设计PCB，在最后输出生产文件时，在添加Drill Legend以后发现PCB下面不能显示统计表格，只有鼠标放在那儿时，能模糊显示部分字符，之前遇到了两次，一直觉的很奇怪。后来发现是软件系统默认设置问题，在此给大家分享简单解决办法： 打开菜单Display——>Color/Visibility...——>Layers——&g...原创 2020-01-08 10:23:07 · 4833 阅读 · 0 评论 -
PCB在导出gerber文件时过孔盖油设置方法
目前我主要使用两个电路设计软件，一个是AltiumDesigner 15.0版本，一个是cadence17.2版本。在设计完PCB以后需要导出加工文件发给PCB加工厂进行制板打样，其中需要注意的一点是过孔盖油设置。有的制板厂在提交工艺要求时写上过孔盖油即可（过孔设置或者不设置都会给盖油），有的写上过孔盖油要求也是按照gerber生产文件打样，并不给盖油（例如嘉立创）。所以为了保险起...原创 2019-09-25 15:39:40 · 7316 阅读 · 0 评论 -
Cadence OrCAD Capture在2K屏下原理图不能正常显示设置方法
OrCAD Capture在打开原理图时，默认显示正常，但是在笔记本2K屏上由于分辨率高，导致默认显示为一条条的横线，如下图： 将软件显示界面拖到笔记本HDMI扩展屏幕上显示正常，这是由于2K屏幕分辩率高导致的不兼容。可以通过设置解决此问题：在原理图页面，单击右键，选择Fisheye view即可，或者单击下图中位置即可正常显示。...原创 2019-06-04 11:43:33 · 4683 阅读 · 0 评论 -
使用Cadence自动封装生成器FPM生成封装时无法打开PCB Editor解决方法
安装完Cadence软件之后（注意安装时务必关闭杀毒软件或者电脑管家），再安装FPM，破解完FPM以后，发现自动生成封装时，无法打开PCB Editor，解决方法如下： 1、保证在安装cadence时关闭了杀毒软件或电脑管家 2、FPM得到正确破解 3、cadence系统变量设置没有问题（务必要设置），添加下面的系统环境变量——...原创 2019-06-04 11:00:40 · 4007 阅读 · 0 评论 -
UltraEdit编辑器打开其他软件编辑文件时出现中文乱码的解决方法
1、打开UE-->高级-->配置-->文件处理：找到Unicode/UTF-8检测选项，将自动检测UTF-8选项勾选上（软件默认不勾选）：注：目前测试只配置第一步，就可以解决中文乱码问题。后面的步骤也可以勾选配置。2、找到“代码页检测”，将“自动检测代码页”选项勾选上（软件默认不勾选）：3、找到“DOS/Unix/Mac处理”选项，将“Unix/Mac文件...原创 2019-06-12 15:29:13 · 9169 阅读 · 0 评论 -
在华为Win10系统下modelsim10.5打开后不停弹出Bookmarks Missing的问题解决方案
不知道是不是只有在华为笔记本的win10系统下出现这个问题还是在其他机器上也有类似问题？ 在这里先说明一下，我在台式机win7、win10、XP以及联想笔记本win10上都安装过modelsim10.5，并且都没有出现这个问题，但是在新买的联想Matebook Win10系统上出现了这个小问题。刚开始我一度以为自己安装过程有问题或者破解出了问题，后来发现反复安装以...原创 2019-05-28 15:49:20 · 4602 阅读 · 22 评论 -
UltraEdit在整个文件内，选定指定字符串全文件内高亮方法
shift+双击（指定字符串即可）原创 2019-05-28 13:59:13 · 3422 阅读 · 0 评论 -
UltraEdit编辑器中关键字自动补齐功能设置
打开UE，高级->配置->编辑器->自动完成，勾选如下图即可原创 2019-05-28 13:45:46 · 5522 阅读 · 0 评论 -
UltraEdit解决Verilog高亮问题
一、使用UE编辑显示Verilog代码时，对Verilog高亮解决方法：1、首先安装ultraedit软件，然后假设你想高亮verilog语言，那么你要到ultraedit官网下载verilog.uew文件。2、在wordfiles中有你需要的几乎任何编程语言的高亮配置文件，把你需要的进行下载（下载verilog2001.uew）。3、下载之后，把它们放在你ultraedit安装目录w...原创 2019-05-28 11:45:20 · 8128 阅读 · 0 评论