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时钟门控的 TE 端使用 scan en 来控制有助于在 capture 时覆盖到 TE 端的 fault。

所有时钟关闭时禁止捕获数据，下图第一个reg时钟pin为X，引起C1问题前后级reg时钟有效沿不一致导致的问题工具在默认情况下，会在上升沿进行检查，导致下降沿的reg出问题解决方案：使用set_split_capture_cycle -on，该命令会在上升沿后进行一次检查时钟会影响数据路径，导致竞争问题解决方法：set_clock_off_simulation on ，该命令会在上升沿前进行检查。

通常，OCC会使用clock_intercept_node拦截驱动节点的快时钟。该工具会自动识别与被拦截节点对应的快时钟，并将其用作快时钟输入。因此，您无需在DftSpecification中指定fast_clock属性。然而，当你明确定义OCC的快速时钟源时，需要同时指定clock_intercept_node和fast_clock。clock_intercept_node的指定用于连接节点和OCC输出。fast_clock的指定用于将OCC快速时钟输入连接到快速时钟源。

OCC应该靠近时钟源，并位于core的内部。从而实现在core 中控制，并支持pattern retargettessent工具会生成SDC，引导CTS时不要平衡OCC中flop 和latch 的时钟树。SDC中的内容如下所示 ：这是从寄存器到时钟门控的路径，这个寄存器控制着捕获刚开始时fast clocks是否能通过时钟门控。有一种OCC带有capture_enable输入，可与自由运行的慢时钟配合使用。

具有此属性的 ICL 端口从一开始并不作为 ICL 提取的起点。可以发现icl_extraction_port_trigger_list在include_clocks_in_icl_model设置为on时被忽略掉了；若您将该属性设置为 “on”（开启），工具会从fast_clock的 ICL 端口声明中省略icl_extraction_port_trigger_list。在fast_clock的 ICL 端口声明中使用icl_extraction_port_trigger_list属性可确保向后兼容性。

您指定的时钟使能信号在 DRC 过程中会用到，具体是在您在 DFT 环境中发出“check_design_rules”命令时，只要在发出该命令时“get_dft_specification_requirements - memory_bist”命令返回“auto”。只有在您已采用逻辑实现时钟门控，且该逻辑未使用诸如时钟门控单元之类的单元的情况下（例如在 RTL 模式下执行内存 BIST 插入时），您才需要使用 add_dft_clock_enables 命令。

一个包装器，它指定了 process_dft_specification 命令用于构建 EDT IP（设计套件）以及（可选地）将该 IP 插入到设计中的所使用的信息。

创建 DftSpecification（设计名称，ID）配置包装器，并返回新创建的包装器对象，以便将其存储在变量中并用于自定义所创建的规格。此命令会在设计中查找需要连接至 IjtagNetwork 的 IJTAG 实例，并自动创建 IjtagNetwork 包装器以实现连接。该命令支持在任何给定模块中进行多次 DFT 插入操作。该工具会排除当前规范中已知已连接至网络的元素。如果在综合期间加载了 ICL 文件并且将 ICL 模块与设计模块进行了匹配，则该命令会自动识别 IJTAG 实例。

指定内存 BIST 控制器的高级选项。

这个 SIB 通过设置 tessent_dft_function 属性为“scan_tested_instrument_host”来标识，并通常被称为 Sib(sti)。如果您使用 add_dft_signals 命令创建 scan_en、ltest_en、memory_bypass_en、ltest_to_mcp_bounding_en、tck_occ_en 和 shift_capture_clock DFT 信号，那么当这些 DFT 信号可用时，Sib(sti) 上相应的输入端口会自动连接到它们。

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