MicroBlaze系列教程（5）：AXI_UART16550的使用

最新推荐文章于 2025-05-13 13:24:36 发布
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分类专栏： ISE、Vivado、MicroBlaze系列教程 文章标签： fpga开发 xilinx FPGA MicroBlaze UART16550
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本文详细介绍了如何在MicroBlaze FPGA设计中使用AXI_UART16550 IP核，包括其与16450的区别、硬件配置、常用函数和中断处理。AXI_UART16550支持16450/16550模式，提供灵活的波特率配置，并提供了丰富的功能，但资源消耗相对较多。教程涵盖从IP核添加到中断处理的完整流程。

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本文是Xilinx MicroBlaze系列教程的第5篇文章。

AXI_UART16550简介

axi-uart16550是Xilinx的一款串口IP核，支持配置成16450或16550模式，16550和16450是指的早期电脑主板上的串口芯片型号，16550相比于16450多了FIFO，现在已经很少使用。

相比于axi-uartlite，16550支持1或2位停止位，包括uartlite所有的功能，而且支持在SDK中灵活对波特率、数据、校验方式进行配置。与uartlite不同的是，不能单独指定发送中断和接收中断函数，只有一个中断函数，通过event参数来区分当前是发送或接收中断。可以在Xilinx几乎所有FPGA产品上使用，支持ISE和Vivado开发环境，由于功能丰富，所消耗的资源也比axi-uartlite要多，根据自己实际需求来选择。axi-uartlite的使用

MicroBlaze硬件配置

添加AXI-UART16550 I

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ZYNQ AXI UART 16550 IP核扩展RS485接口实战指南
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04-21 484
/ Verilog实现的串并转换模块input clk,// 起始位// 数据位// 停止位endcaseendendmodule通过本文的实践，开发者可快速掌握ZYNQ平台下RS485通信系统的构建方法。标准化接口：符合AMBA总线规范，便于系统集成灵活扩展：支持级联多个IP核实现32+串口扩展工业级可靠性：内置16字节FIFO，降低中断频率创新提示：结合网页5提到的AXI-Lite总线架构，读者可尝试实现软件定义串口。
ZYNQ axi uart16550 IP核扩展485接口使用
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UART16550除了拥有AXI UART Lite的全部功能外，还提供1.5bit和2bit停止位，在可配置波特率的基础上还可以使用外部时钟供给串口接收模块，经测试发现，其波特率可以达到linux中tty设备定义的最大波特率，也就是4.5Mbps。5，将启动文件复制到SD卡，打开PC端的串口调试助手，查看/dev下的文件，可以看到系统中多了ttyS0~ttyS15,本次系统中可以使用的是ttyS2~ttyS11, 因为在aliases节点下ARM端的两个串口已经占用了serial0和serial1。
UART 16550 IP核使用详解
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AXI UART 16550是Xilinx FPGA中提供的一个UART IP核，它允许通过AXI接口与UART设备进行通信。本文描述了如何使用Xilinx的Vivado Design Suite环境中的工具来定制和生成 UART 16550 IP核，以及如何配置和使用该IP核。
uart16550详细说明
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3.这些寄存器复用，说明这些寄存器不能同时使用，只能分时复用！ip2intc_irpt中断信号，设备产生的中断输出给微控制器中断输入或者系统的中断控制器输入。上述两个案例的区别，是一个使用系统时钟作为参考，来产生波特率，一个是利用xin来产生波特率。接收线状态，接收有效的数据，字符超时，接收数据fifo为空，modem状态都会产生中断。xin时钟是外部时钟驱动，xin时钟频率不能太高，这个时钟如果使用，用于设置波特率的；2.寄存器空间总共有8个寄存器地址，但是有好多个不同的寄存器使用同一个寄存器的地址；
uart_16550
04-06
uart_16550，VHDL语言，供参考学习使用
使用axi_uart16550 IP
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10-15 5167
使用axi_uart16550 IP 本文介绍如何使用axi_uart16550这个IP来输出打印信息。 这里关于如何使用vivado搭建工程不做描述，与我们通用的microblaze工程是一致的。 我们只是针对c代码如何编写做出说明： #include“xuartns550_l.h” #define UART_BASEADDR XPAR_UARTNS550_0_BASEADDR #define UART_CLOCK_HZ XPAR_UARTNS550_0_CLOCK_FREQ_HZ #define U
Xilinx学习--AXI UART 16550 v2.0
weixin_38384271的博客
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作用：串口数据收发IP核。
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CodeMaven的博客
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在本教程中，我们将重点介绍如何在MicroBlaze处理器上使用AXI_UART16550 IP核。AXI_UART16550是一种高性能串行通信IP核，它提供了可靠的数据传输和流控制功能。通过学习如何使用AXI_UART16550 IP核，您将能够在嵌入式系统中实现可靠的串行通信。在开始之前，请确保您已经熟悉MicroBlaze处理器的基本知识，并已经搭建好相应的开发环境。步骤1：IP核的添加 首先，我们需要在您的Vivado项目中添加AXI_UART16550 IP核。请按照以下步骤操作：步骤2：IP核
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zynq在Linux环境下uart16550的使用
MicroBlaze系列教程（4）：AXI_UARTLITE的使用
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02-12 2221
是Xilinx提供axi-lite接口的通用串口IP核，用AXI-Lite总线接口和用户进行交互，速度可以根据不同的芯片调整，总的来说使用比较简单，收发数据也比自己写的串口驱动程序要稳定，内部有16个字节的收发FIFO，数据位支持5-8位，可配置奇偶校验，可配置波特率。可以自己写AXI-LITE的逻辑代码来驱动，也可以挂载在MicroBlaze处理器总线上，使用C代码来驱动。axi-uartlite支持ISE、Vivado开发环境，支持Xilinx所有的FPGA芯片。本文以串口控制LED。
MicroBlaze系列教程：AXI UARTLITE的应用
ZwdvIot的博客
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在本教程中，我们将重点介绍MicroBlaze上AXI UARTLITE的使用，这是一种简单的串行通信接口，可用于与外部设备进行通信。在本教程中，我们将重点介绍MicroBlaze上AXI UARTLITE的使用，这是一种简单的串行通信接口，可用于与外部设备进行通信。添加AXI UARTLITE IP核：在Vivado的IP目录中找到AXI UARTLITE IP核，并将其添加到设计中。请注意，本文仅提供了基本的概述和示例代码，实际应用中可能需要根据具体需求进行更多的配置和调整。
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串口16550的core代码，UART16550的基本结构由CPU接口模块、波特率发生器、FIFO控制器、发送/接收FIFO和发送/接收模块共7个部分组成。 CPU通UART的CPU接口模块配置整个UART, 波特率发生器在CPU写入初始值后产生需要的波特率,控制发送和接收模块在设定的波特率下工作。CPU通过接口模块向发送 FIFO内写入需要发送的8位数据,同时发送模块开始读取FIFO中的数据,并加入起始位、奇偶校验位和停止位后以串行发送的方式传输给串行接收设备。
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项目实施过程中，采用zynq系列芯片，由于zynq自身PS侧仅仅提供两路串口，无法满足实际需求。这就需要从PL侧扩展出来多路串口出来。网上也有一些针对的使用步骤，但是都不够友好，缺少很多细节上的步骤，很难调试成功。本文基于vivado工程PL侧实现9路uart16550，实现串口扩展。 1.Xilinx提供了两个常用的AXI接口的串口IP核，uart16550、uartlite，文章对比了两种IP核的优缺点，说明了使用场景。 2.vivado工程PL侧实现9路uart16550，顶层文件中，使用Verilog代码实现串口收发管脚短接 3.自动生成设备树 4.内核配置项的改动，不同版本内核配置项改动不一样，在步骤文档中都有截图说明 5.上板子调试过程，展示了/dev下设备节点，以及环路测试结果 6.提出一些调试过程的注意事项
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Howe Tan 浪漫的季节的博客
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ZYNQ UltraScale MPSOC，使用PL端AXI_UART16550IP核，且在PS端控制下实现RS485通信，接收不同帧长报文数据-----中断方式。硬件环境：Xilinx ZynqMP XCZU15eg-ffvb1156-2-i软件环境：
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MicroBlaze是Xilinx公司提供的一款32/64位软核嵌入式处理器，是一款高度灵活可配置的易用型处理器，它能够利用FPGA内部通用资源和相关IP核，实现可编程片上系统（SOPC）的设计。该处理器采用32位RISC（Reduced Insrtction System Computer）优化结构和Harvard总线结构，广泛适用于Spartan、Virtex和Artix等系列的FPGA。
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