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RSS订阅原创 Cadence 原理图导出网表时候出现错误的解决办法
焊盘更改过后，更新refresh：可以单个封装内的焊盘更改后，直接单个refresh，最后统一打开PCB，update symbols，也可以都弄完后再rsfresh。点开Package symbols，找到刚才更新的封装名字：USB-C-SMD_TYPE-C-6PIN-2MD-073。Setup-Design Parameter Editor文件中，修改名字的长度，直接改成128，省的提醒名字过长。点击移动图标，直接移动Q*后保存，Command命令栏提示psm’created 就有psm文件了。
2025-09-24 10:47:39
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原创 Allegro PCB设计椭圆形通孔
编号C2765186嘉立创钻孔属性：是显示的内径设置，通用是外径的信息。以下和椭圆通孔的设置，命名为p44x80o24x60，Oblong椭圆形。若画椭圆形的通孔，单独打开Pad Designer软件设计。形状选择椭圆，没有金属化，Paramer栏设内径。
2025-09-24 10:40:11
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原创 Allegro PCB如何设置限高
先在Options栏：Package_Geometry→Place_Bound_TOP,Find栏勾选Shapes，再点击画好的封装区域，就可以输入Max height。
2025-09-24 10:28:50
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原创 Cadence Allegro PCB-封装设计开槽方法
如下图是画好一半的封装，需要在该封装中心位置，挖两个槽，效果图可见封装SW-SMD_SK-3296S-01-L3，立创编号C319019。选择圆形shape，设计在Board Geometry→Outline层，shape fill选择unfilled。然后将圆形槽移动到中心位置即可，不再赘述。
2025-09-24 10:26:25
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原创 Cadence Allegro PCB如何删除部分线段
在Find栏：设置如下，勾选这三项：Cline segs、Other segs、Lines。顶层丝印线，画的不能占用焊盘，因为工序最后是刷丝印，所以把占用到焊盘的丝印线，删除掉。在绘图空白界面单击鼠标右键，选择cut。点击菜单命令，删除标志“
2025-09-24 10:22:20
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原创 Alllegro PCB如何添加特定封装？
在 "Library" 部分，确保 "padpath" 和 "psmpath" 中包含了封装所在的目录路径。如果没有，点击相应的选项，然后添加封装所在的完整目录路径，点击 "Apply" 或 "OK" 保存设置。（4）在 "Mechanical symbols" 列表中可以看到这个logo的封装。（1）打开 "Place" 菜单，选择 "Manually" 选项，会弹出 "Placement" 对话框。（3）确保 "Library" 选项中勾选了封装所在的库（你之前添加路径的库，并且可访问所在库的封装）。
2025-01-20 17:10:41
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原创 Cadence软件如何修改一般引脚的信号，使得Allegro PCB布局更方便？
回答2疑问：Allegro PCB上先查看一般引脚的编号，然后对照Allegro Design Entry CIS进行最终修改再保存，导出网表，已修改信号后的MCU顺势导入进Allegro PCB，就是新的PCB布局，利于PCB布局。更改前位置，更改后的具体位置）Options：Pin、TOP，查看MCU上方引脚的编号，我们先定下来，右边的DIO_3将移动到这个选定的新编号处-即红色圈出，它编号是U35.29，就是MCU的29引脚。在介绍本篇开始，提出两个疑问：1、为什么要修改一般引脚信号？
2024-12-05 14:40:09
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原创 Cadence Allegro -View/windows介绍以及过孔、盲孔、通孔设置介绍
2.打开规则管理器：Setup-Constraints-physical-All layers（找到Vias 双击这里，添加过孔界面）1.添加封装路径：padpath：焊盘文件路径，psmpath，flash文件路径。3.点击一个盲孔3：4的，右键Edit。回答：1.打开.brd文件。
2024-12-05 13:53:07
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原创 Cadence Allegro PCB怎么解决PP（SMD元件脚与SMD元件脚太近）错误
出现的Show Element说明：SMD Pin to SMD Pin Spacing元件引脚到元件引脚间的距离跟约束值7.5MIL不符合，实际是重叠了。移动反面器件（颜色显示是蓝色），发现不是正面器件（显示红色）和反面器件的问题，有可能是焊盘没有显示的原因，导致我们看不出元件引脚重叠。Design Parameter Editor窗口，勾选Filled pads→Apply→OK。两个反面元件引脚重叠，所以报PP错误，就是这两个元件放置不当，把位置重新放置就可以解决。
2024-12-05 13:52:02
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原创 Candence Allegro PCB如何 修改字体，使得字体大小统一？
Candence Allegro PCB如何 修改字体，使得字体大小统一？
2024-07-16 17:10:55
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原创 Cadence Allegro Entry CIS生成网表问题ERROR
Cadence Allegro Entry CIS生成网表问题ERROR
2024-06-14 17:33:41
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原创 Allegro PCB Design怎么让元器件封装旋转角度？
界面：Find->(All On打开，Symbols勾选)，CN1搜索到元器件封装，再点击移动光标，选中CN1。最最后点击Rotate旋转。
2024-06-07 11:16:56
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原创 【Cadence Allegro PCB Design如何导出封装库 复用现有PCB板上的封装库】
1.Allegro PCB Design已经有画好的PCB（封装无误，且已量产）2.Allegro Design Entry CIS已经有画好的原理图（新手小白，要复用1的封装库）正常步骤是 拿到 2.画好的原理图，DRC规则检查后，生成网络表，再进行后续的封装制作，但是1.已经有画好的PCB，如何进行复用1.导出的封装库呢？
2024-06-06 11:02:02
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原创 STM32F4X寄存器的代码详解—SDA_IN，
资料：STM32F4XX中文参考手册—（7通用IO口/7.4GPIO寄存器）问题描述：我们在STM32F407关于IIC通讯实验例程中发现了一串看不懂的代码，代码所在文价夹是myiic.h ，代码如下所示：可以看到，后边的~(3我们拿#define SDA_IN() { GPIOB->MODER&=~(3MODER|=0如果理解了它，下边的代码同理也能理解。思考过程：看到MODER，知道查看STM32F4XX中文参考手册，看7通用IO口/7.4GPIO寄存器，如
2022-04-21 10:21:44
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【电子封装设计】向导制作SOIC封装-表贴焊盘：从设计焊盘、顶层丝印线、顶层装配线、Place-Bound-Top,添加1脚指示原点等保姆级教程
2025-09-05
空空如也
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