Bit流-优快云博客

除去DDR3控制器、FIFO等常用IP，本设计所用到的主要的IP模块如下。IP功能来源uidbuf基于FDMA信号时序的缓存控制器适合用于基于RGB时序的视频数据或者数据流传输米联客uiFDMA基于AXI总线的自定义内存控制器简化AXI总线的控制，完成数据的搬运米联客四分屏时序控制器从读的角度出发产生四路视频读取信号，并控制视频移动个人开发基于FDMA信号时序的多路数据写入DDR3仲裁模块不必使用AXI interconnectIP核，减少逻辑资源的使用个人开发。

2024-12-13 10:08:52 2412

原创【SDRAM】从官方数据手册出发，使用verilog实现SDRAM控制器（初始化部分）

根据数据手册，一步一步实现SDRAM控制器

2024-12-12 15:57:56 1955

原创【开源】国产安路FPGA实现多路视频拼接，四分屏显示+分屏时视频自动移动（一）

【开源】FPGA实现四路视频拼接处理

2024-12-08 09:47:19 3224

原创系统概述（readme）

该作品为2024年FPGA创新设计大赛（上海安路科技赛道）国一作品设计概述

2024-12-05 11:02:07 766

weixin_53015183的博客

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原创【SDRAM完结】从官方数据手册出发，使用verilog实现SDRAM控制器（SDRAM仲裁模块）

原创【SDRAM】从官方数据手册出发，使用verilog实现SDRAM控制器（SDRAM数据读模块）

原创【SDRAM】从官方数据手册出发，使用verilog实现SDRAM控制器（SDRAM数据写模块）

原创【SDRAM】从官方数据手册出发，使用verilog实现SDRAM控制器（自动刷新模块）

原创【开源】国产安路FPGA实现多路视频拼接，四分屏显示+分屏时视频自动移动（二）

原创【SDRAM】从官方数据手册出发，使用verilog实现SDRAM控制器（初始化部分）

原创【开源】国产安路FPGA实现多路视频拼接，四分屏显示+分屏时视频自动移动（一）

原创系统概述（readme）

空空如也

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