增强秒表 basys-3 实现

最新推荐文章于 2025-12-05 16:00:00 发布

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最新推荐文章于 2025-12-05 16:00:00 发布 · 418 阅读

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#fpga开发

该代码段展示了使用Verilog语言编写的时钟转换模块CLK_to_clk，停止表stopwatch以及显示模块display_stopwatch。CLK_to_clk产生一个周期为T1MS的时钟。stopwatch模块处理倒计时功能，根据输入的go和up信号更新分钟(M)，天(D)和秒(SS)。display_stopwatch模块则负责将时间显示出来，通过内部计数器切换显示不同的时间单位。约束文件指定了引脚分配和时钟属性。

在这里插入图片描述


module CLK_to_clk
#(parameter T1MS = 7500000) 
(
    input CLK,rst,
    output clk
);
    reg [32:0]count;
    always @(posedge CLK,posedge rst)
    begin
        if(rst)
            count<=0;
        else 
        begin 
            if(count < T1MS)
                count<= count+1 ;
            else count <= 0;
        end
    end
    assign clk = (count==T1MS)?1:0;
endmodule

module stopwatch(
    input CLK,rst,
    input go,up, // up信号 =1 则 倒计时
    output reg [3:0]M,D,
    output reg [5:0]SS
    );
    wire clk;
    CLK_to_clk C(CLK,rst,clk);
    reg [3:0]M_next,D_next;
    reg [5:0]SS_next;
always@(posedge CLK,posedge rst)
    begin
        if(rst)
            begin
                M <= 4'b0;
                D <= 4'b0;
                SS <= 6'b0;
            end
        else 
           if(go == 1)
           begin 
             M <= M_next;
             D <= D_next;
             SS <= SS_next;
           end
end



always @(posedge clk,posedge rst)
begin
    if(rst)
        begin
            D_next <= 0;
            SS_next <=0;
            M_next <=0;
        end
    else begin
        if(up==1)
            begin 
                if(D != 9)
                    D_next = D + 1; 
                else 
                    begin
                    D_next = 4'd0;
                    if(SS