Verilog :12-hour clock十二小时时钟

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要求：

用计数器设计一个带am/pm的12小时时钟。该计数器通过一个CLK进行计时，每当时钟增加（即每秒一次）时，ena 就会有一个脉冲。

reset信号将时钟复位为12：00 AM。

信号pm为0表示AM，为1表示PM。hh、mm和ss由两个BCD计数器（二进制编码十进制）构成，分别表示 小时(01~12)，分钟(00~59) , 秒(00~59)。

Reset信号比enable信号有更高的优先级，即使没有enable信号也可以进行复位操作。

下图所示的时序图给出了从11:59:59 AM 到12 :00 : 00 PM的翻转行为以及同步复位和启用行为。