【SV_时钟块】

已于 2023-07-04 21:47:12 修改
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分类专栏： SV 文章标签： fpga开发
于 2023-07-04 21:46:46 首次发布
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时钟块在FPGA开发中扮演重要角色，用于driver和monitor。它具有驱动延迟和稳定采样特性，但要注意采样信号比原始信号晚一拍。以AXI接口为例，通过分析时钟块在不同阶段的行为，揭示了驱动和采样信号之间的延迟关系，强调了正确使用时钟块信号的重要性。

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时钟块

时钟块可以在driver和monitor等多处使用。在driver中使用时，既利用了时钟块的驱动延迟特性，也利用了时钟块的稳定采样特性。要注意的是，时钟块中的采样（输入）信号较接口中的原始信号晚一拍，这是由于时钟块本身就是基于时钟沿做了稳定采样后将信号的值保留下来的。 在driver中，采用的接口中的信号与时钟块的信号之间有一拍的延迟。

  • 举例

以AXI interface为例，m_drv_cb是master driver的时钟块，s_drv_cb是slave driver的时钟块，mon_cb是monitor的时钟块。

在这里插入图片描述

以写传输为例，这里只列出了个别信号做分析。其中橙色标记的信号为所在clock blocking的驱动（输出）信号，黄色标记的信号为所在clock blocking的采样（输入）信号。

标记1-4分别为连续四个ACLK上升沿的delta cycle。

  • 首先在第一个ACLK的上升沿，master driver通过m_drv_cb依次驱动AWID、AWADDR、AWVALID，此时在interface上可以反应出这几个信号的变化。但对于s_drv_cb和mon_cb时钟块来说这几个采样（输入）信号
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