HDLBits——Vectors

最新推荐文章于 2024-08-20 11:56:43 发布

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分类专栏： Verilog 文章标签： verilog

本文链接：https://blog.youkuaiyun.com/weixin_44356019/article/details/121538983

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本文详细介绍了Verilog HDL中向量（Vectors）的各种操作，包括位宽指定、片选、字节顺序转换、按位运算、四输入门电路、向量连接与反转及重复操作。通过实例展示了如何在硬件描述语言中实现这些功能，同时讨论了循环和生成块在Verilog中的应用，以及它们在硬件综合时的区别。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

HDLBits —— Vectors

Vectors（向量；总线）

要求：

构造一个电路，拥有 1 个 3 bit 位宽的输入端口，4 个输出端口。其中一个输出端口直接输出输入的向量，剩下 3 个输出端口分别各自输出 3 bit 中的 1 bit。上图中，箭头上的小斜杠旁边的数字代表该向量（总线）的位宽，用于将向量同 wire 信号区别开来。

Solution：

module top_module ( 
    input wire [2:0] vec,
    output wire [2:0] outv,
    output wire o2,
    output wire o1,
    output wire o0  ); // Module body starts after module declaration

    assign outv = vec;
    assign o2 = vec[2];
    assign o1 = vec[1];
    assign o0 = vec[0];

endmodule

改进：assign {o2, o1, o0} = vec;

PS：如果想要片选多个 bit，那么可以通过如下操作实现。

assign w = vec[1:0];

Timing Diagram：

Vector in more detail

要求：

分别输出 16 位输入信号的高 8 位和低 8 位。

Solution：

`default_nettype none    // Disable implicit nets. Reduces some types of bugs.
module top_module( 
    input wire [15:0] in,
    output wire [7:0] out_hi,
    output wire [7:0] out_lo );

    assign out_hi = in[15:8];
    assign out_lo = in[7:0];

endmodule