VHDL 的testbech 用warit for 需要停止循环的话得加wait

mmmmmlovely

于 2024-07-16 10:14:35 发布

阅读量144

点赞数 1

分类专栏： Verilog学习零碎总结文章标签：前端 javascript 数据库 fpga开发

本文链接：https://blog.youkuaiyun.com/weixin_44131352/article/details/140458596

版权

Verilog学习零碎总结专栏收录该内容

9 篇文章

订阅专栏

VHDL 的testbech 用warit for 的话，想结束后面加wait，不然会一直循环下去

Initial1: process
	begin
		areset <= '0'; 
		wait for 0.8 ms;
		areset <= '1'; 
		wait for 0.5 ms;
		areset <= '0';
		wait for 0.5 ms;
		areset <= '1';
		wait for 0.5 ms;
		areset <= '1';
		wait;
	end process;