异步fifo格雷码的sdc问题

最新推荐文章于 2025-03-01 17:50:56 发布

weixin_44120031

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文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/weixin_44120031/article/details/132884335

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异步fifo的格雷码的约束核心在于各个bit走线延时的skew，也就是set_max_delay-set_min_delay，保证各个bit的走线尽可能一致。

为什么会有这样的要求？这个问题的根源在于为什么使用格雷码，格雷码的好处很明显，也就是相邻两位最多有1bit不同，那么对应到fifo中，指针都是逐一递增或者逐一递减的，

不设置max_delay的影响，最大的影响就是上面所提到的，数据错乱导致功能完全不能用，这里其实还暗含着一个问题，也就是性能下降的问题，如果格雷码走线延时太大，几个cycle，就会导致异步fifo可用的时间滞后，造成性能下降，极限的情况，delay3个cycle，深度为2，这也是不能使用的了

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【异步FIFO的一些小事·2】异步FIFO中异步走线延时约束的一些思考

moon9999的博客

08-07

3330

前言异步FIFO同步化设计异步FIFO中的几个难点问题思考与解释一直以来异步FIFO都是数字前端的心腹大患，今天的问题来到了，异步FIFO中跨异步走线的约束与影响。异步FIFO结构画了下异步FIFO的简图，橘色为写时钟域，蓝色为读时钟域，结构有以下几个核心点： 1.数据ram/mem置于写侧，读取时不进行跨异步直接进行数据选取； 2.写指针打三拍向读时钟域同步，在读时钟域进行“空”状态判定； 3.读指针打三拍向写时钟域同步，在写时钟域进行“满”状态判定；走...

时序约束sdc之set_max_delay/set_min_delay及异步fifo格雷码的约束

Grady

01-12

1万+

1、什么是Min/Max Delays？ Min/Max Delays可以理解为端到端的延时大小。port到port。 Min Delay约束直接影响的是保持关系，因为延时最小对应的保持关系最差的情况；用于覆盖默认的hold(removal)约束。 Max Delay约束直接影响的是建立关系，因为延时最大对应的建立关系最差的情况。用于覆盖默认的setup(recovery)约束。 2、语法格式： set_max_delay <delay_value> [-datapath_only] [-fro

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IC设计入门——异步FIFO

weixin_46272787的博客

01-12

1804

在异步FIFO中，数据读取和写入操作使用不同的时钟频率。由于写入和读取时钟不同步，因此称为异步FIFO。通常，这些用于数据需要从一个时钟域传递到另一个时钟域的系统中，这通常称为“时钟域交叉”。因此，异步FIFO有助于在两个工作于不同时钟的系统之间同步数据流。

FPGA面试必问：异步FIFO相关（基于VHDL）

最新发布

2301_80286903的博客

03-01

586

异步FIFO（First In First Out）是解决跨时钟域数据传输的关键组件，其应用场景覆盖高速通信接口（如SDRAM控制器）、数据采集系统（如ADC/DAC缓冲）以及异构计算单元（如CPU与FPGA协同）等场景。时钟域隔离通过读写指针的格雷码转换与同步机制（两级触发器链），实现数据在异步时钟域间的可靠传递，消除亚稳态风险。速率匹配当写入速率（如ADC采样率）与读取速率（如DSP处理速度）存在差异时，FIFO作为缓冲区可避免数据丢失或溢出。资源优化。

异步FIFO中格雷码的SDC约束

JayKe

08-22

3606

通常的认识中，我们期望综合工具不要去检查和优化异步时钟之间的时序路径，跨时钟域的异步信号一般可以使用set_clock_groups或者set_false_path，但这两种约束方式将会导致跨时钟域的信号完全没有受到约束。使用set_max_delay约束可以保证两个异步时钟域的路径延时依然受到约束，而不是高的离谱。是可以对任意cell之间的路径延迟设置约束。只是对输入输出设置延迟约束。即，一个的设置对象是对任意cell，一个是端口语法格式。

异步FIFO为什么要使用格雷码(摘)

da895的专栏

04-14

5080

首先要了解的是异步FIFO使用格雷码的唯一目的就是“即使在亚稳态进行读写指针抽样也能进行正确的空满状态判断”。那么典型的判断方法是怎样进行的呢？以满状态判断为例，先要对读指针（属于读时钟域）在写时钟域进行抽样，然后才能与写指针进行比较，如果写指针赶上了读指针，说明已经写满，写操作必须暂停。接下来说说为什么2进制指针不适合做空满判断。事实上2进制读指针在增减时，经常发生多位突

异步fifo的约束

qq_41305217的博客

07-22

2789

2）、set_max_delay在两个时钟间较块的一个时钟周期内（防止出现错误，丧失格雷码的意义）1）、set_max_delay约束格雷码信号延时在一个源时钟周期之内（控制空满标识的延迟）看vivado的IP xdc默认的设置：（为啥是##，不使用，还要再检查一下）

异步fifo_Gray Code异步FIFO的多种约束方式

weixin_39950083的博客

12-18

6479

点击上方码农的假期，订阅、星标我！此刻开始我们一起进步！01 前言现如今，随着芯片规模和复杂度的升级，同颗芯片内部存在跨时钟域的逻辑已经在所难免。大家都知道，在处理异步路径时，异步FIFO的使用，是最常见的处理方式。但是，针对于异步FIFO的约束问题，还是非常值得深究的。是否异步FIFO就是完全可以异步处理呢？接下来就跟大家一起分析一下。02 分类我们在实现异步FIFO时，比较常见的有两...

SoC之异步FIFO（async fifo）

ygyglg的专栏

04-28

7031

1.0 简介在大规模SoC设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使异步时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。FIFO通常用于安全地将数据从一个时钟域传递到另一个异步时钟域。使用FIFO将数据从一个时钟域传递到另一时钟域需要多异步时钟设计技术。 ...

Async FIFO

sinat_27064525的博客

09-13

378

why gray code? in binary code : FIFO address 从 010 变到 001 时由于亚稳态， 010 可能变成 011 或者 000 或者 010 或者 001 当变成 010 或者 001 时FIFO 空满的逻辑判断不会出错，而变成 011 或者 000 时FIFO 的逻辑判断会出错，这是不可取的。而用gray code, 相...

FIFO_ASYNC_CDC_异步fifo设计_

10-01

在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。此文内容就是阐述异步FIFO的设计。

来讲一讲面试必问的异步FIFO设计！

笨蛋大乌龟的博客

08-09

1266

异步FIFO设计可以说是数字IC设计工程师面试时必问的一个问题了，也是我们经常使用但是又往往被忽略的一个东西，今天就展开详细说一说不同深度（2^N或者非2^N）异步FIFO的设计思想；

DC综合约束012_异步FIFO中的格雷码设置max_delay

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DC综合约束012_异步FIFO中的格雷码设置max_delay 1、异步fifo中格雷码约束为了保证异步fifo的功能和性能保证，需要在综合约束文件sdc中，约束异步FIFO格雷码的最大延时。约束如图所示：从格雷码寄存器的时钟端口---->到3级同步器的输入端口的最大延时。写地址waddr和读地址raddr格雷码同步都需要设置set_max_delay，延时可设置为读写时钟中最快时钟......

【芯片前端】“异步FIFO全解析”的BUG——格雷码连续性

moon9999的博客

04-27

1605

前言在前几天写完【芯片前端】保持代码手感——异步FIFO全解析之后自我感觉非常良好，觉得异步fifo的问题我已经全部拿捏了，没想到今天突然想到一个我自己代码里的bug。代码中的BUG 事情的源头在同步fifo里，深度任意可配的同步fifo里使用了两个非饱和的cnt计数器记录读写地址指针，waddr和raddr均比实际地址多一位，最高位用来指示套圈情况。当waddr和raddr的最高位相同时，fifo_cnt = waddr-raddr；当waddr和raddr的最高位相反时，fifo_cnt =

观cliff cummings的《Async FIFO simulation & synthesis》有感

weixin_30877227的博客

08-24

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大牛就是大牛看完我又茅厕顿开了说的都是一些async FIFO的基础的东西但是感觉这些基础的东西自己以前都是一知半解的现在终于算是有点觉悟了当你使用同步FIFO的时候大可以不必要弄两个counter 直接一个counter wr就+1 rd就-1，又wr又rd就hold，就完事了像我之前写的小FIFO总是拘泥于异步FIFO的圈子弄的乱七八糟的接着使用FIFO的时候也...

async_fifo实现与注意要点

Fortune77的博客

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889

异步fifo的设计要点以及设计代码

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qq_41776667的博客

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710

文章目录背景问题解决altera fifoxilinx fifo总结探讨背景问题解决 altera fifo 通过对异步FIFO在读写时钟同频不同相、读时钟快于写时钟、读时钟慢于写时钟的程序仿真，我发现要想不让FIFO出现数据没成功写入和读出无效数据的情况。可以用以下方法：开始读FIFO时刻用rdusedw控制，停止读FIFO时刻用rdusedw控制，在rd_clk时钟域下,去看rduse...

sdc中跨时钟域(CDC)路径的约束方式

weixin_41155581的博客

07-11

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sdc中对cdc的处理方式

async_fifo深度计算

qq_45926544的博客

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699

1.吞吐量知识补充吞吐量是指对网络、设备、端口、虚电路或其他设施，单位时间内成功地传送数据的数量（以比特、字节、分组等测量）。吞吐量的英文单词是“throughput”，也很形象，就是“穿越流量”，单位为bit/s，如果有一个入接口每秒收到1M bit 流量，这1M bit 流量又从其它出接口流走，那么吞吐量 = 1M bit/s。单位时间内接收的所有数据的速率之和。单位时间数据的写入或者读出量总数据量/吞吐量=下载时间数字带宽：理想带宽吞吐量：用户体...