Xilinx A7系列FPGA触发器资源（FDCE/FDPE/FDRE/FDSE）

FDCE:异步复位触发器

Single Data Rate D Flip-Flop with Asynchronous Clear and Clock Enable (posedge clk)

注：前100 ns 为初值保持时间，此时操作无效

Templates：

FDCE #(
   .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
) FDCE_inst (
   .Q(Q),      // 1-bit Data output
   .C(C),      // 1-bit Clock input
   .CE(CE),    // 1-bit Clock enable input
   .CLR(CLR),  // 1-bit Asynchronous clear input
   .D(D)       // 1-bit Data input
);

等效代码：

always @(posedge clk  or posedge clr) 
begin
    if(clr) 
        q <= #1 1'b0;
    else 
        q <= #1 d;            
end

FDPE :异步置位触发器

Single Data Rate D Flip-Flop with Asynchronous Preset and Clock Enable (p