模块的例化

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本文介绍如何使用Verilog HDL语言实现一个四位移位寄存器，通过调用D触发器模块，详细展示了从D触发器到移位寄存器的完整设计过程。

先写了一个module Dflop(d,clk,reset,q)的D触发器
调用D触发器实现一个四位的移位寄存器
module shift_flop(D,reset,clock,Q);
//端口声明
input D,clock,reset;
output [3:0]Q
wire [3:0]Q;
//调用D触发器4次，例化名分别命名为u1 u2 u3 u4，同时连接对应的端口，组成四位移位寄存器
Dflop u1(D，reset,clock,Q[3]);
Dflop u2(Q[3]，reset,clock,Q[2]);
Dflop u3(Q[2]，reset,clock,Q[1]);
Dflop u4(Q[1]，reset,clock,Q[0]);
endmodule``