Verilog计数器

最新推荐文章于 2023-01-16 00:00:00 发布

加菲~

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分类专栏： FPGA_VIVADO_verilog_学习记录文章标签： verilog

本文链接：https://blog.youkuaiyun.com/weixin_43757476/article/details/117852572

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这篇博客介绍了如何使用Verilog语言设计一个从0到9循环计数的计数器，详细阐述了加一条件和结束条件的设置，并提供了仿真结果。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

新学了一种计数器，只用考虑加一条件和结束条件；

cnt0.v

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2021/06/12 17:25:52
// Design Name: 
// Module Name: cnt0
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module cnt0(
    clk,
    rst_n,
    cnt0
    )