Verilog之同步状态机

最新推荐文章于 2023-10-26 10:25:51 发布

B_AKING

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分类专栏： FPGA学习总结

本文链接：https://blog.youkuaiyun.com/weixin_43417303/article/details/105106525

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本文探讨了在Verilog中使用同步时序逻辑设计状态机的必要性，并详细介绍了Mealy和Moore状态机的区别。同时，通过具体的例子展示了采用Gray编码、独热编码、直接指定状态码和两段式设计等多种状态机设计方法。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1、使用同步时序逻辑设计的必要性
在这里插入图片描述

2、状态机的结构
2.1 Mealy状态机与Moore状态机

3、状态机的多种设计方法
同一个状态机的多种设计方式：采用Gray编码的状态机设计，采用独热编码的状态机设计，把输出直接指定为状态码设计，两段式状态机设计等。
以如下状态转移图设计状态机为例：
在这里插入图片描述（1）采用Gray编码的状态机设计

module fsm_1(clk,rst_n,A,K1,K2)
input clk,rst_n,A;
output K1,K2;
reg [1:0] state ;
reg K1,K2;

parameter idle = 2'b00, start = 2'b01, stop = 2'b10, clear = 2'b11;

always @(posedge clk)
begin
	if(!rst_n)
		begin
		state <= idle; 
		K1 <= 0;K2 <= 0;
		end
	else 
		begin
			case(state)
				idle:begin 
						if(!rst_n) 
							begin
							state <= idle;
							K1 <= 0;K2 <= 0;
							end
						else if(A)
							begin
							stat