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RSS订阅原创 序列检测——有限状态机FSM（附verilog代码）
题目：使用状态机检测“1101”，串行输入的测试序列为“11101101011010”，输出信号为valid有效信号，检测到时输出高，否则为低，考虑序列叠加情况，比如“1101101”，则有两个“1101”。（不考虑重叠情况的话只是状态转移图有点变化，状态机的写法相似）本文使用3段式状态机，参考西南交大邸志雄老师课程中关于状态机的写法。有两个关键点：两段式状态机：第一个always块采用同步时序描述状态转；第二个always块组合逻辑判断状态转移条件，描述状态转移规律，并输出结果（组合逻辑输
2021-05-09 21:49:56
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原创 超前进位加法器（附Verilog代码）
超前进位加法器：普通全加器（行波进位加法器）是单比特全加器的级联，高位需要低位的进位位，故位宽增大时，加法的组合逻辑不断增大，超前进位加法器解决了这一问题。优点：不需要等待低位的进位。直接计算就可得到该bit的进位位。三、超前进位加法器超前进位加法器 （Carry-Lookahead Adder，CLA）是高速加法器，每一级进位有附加的组合电路产生。高位的运算不需要地位的等待，因此速度很高。考虑每一级的进位：则对于4 bit的加法器，每个进位如下，可以看出，每个进位都不需要等待地位，直接
2021-05-05 22:21:10
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原创 Verilog实现同步FIFO(附Verilog代码)
概述本文为verilog实现同步FIFO的一种方法。fifo作为一种先入先出队列，其本质就是一块存储区域，而先入先出的特性让其读写十分方便，不需要控制地址。而我们在设计的过程中，就是要把读写信号与内存中的地址联系起来。实现难点本文利用预先定义二维数组寄存器作为fifo的存储空间。直白一点讲，一块存储空间存满了就写不进去了，读空了就读不出来了。verilog实现同步fifo的难点就在于空满标志状态的设计。 读写指针的工作原理 读指针：总是指向下一个将要被写入的单元，复位时，...
2021-05-05 20:31:34
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原创 调制识别数据集RML2016.10a的调制信号参数（采样率）
一、前言 传统的无线电调制识别方法通常是计算无线电信号的各种特征，如高阶矩，通过构建一棵分类树，对比不同的调制类型特点，最终将信号分类。这种方法实现复杂，需要极强的专业知识。深度学习的大热将神经网络模型带入无线电通讯领域，如图1所示，不同的调制类型产生的IQ信号在时域上表现出不同的形状特征，类似于图像中的分类任务，研究者们发现使用神经网络模型也能很好地完成无线电调制类型分类，且效果要比传统方法还好...
2020-12-15 11:04:06
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原创 XILINX加法器自动截位IP核学习记录
//平台：win10 //软件版版本：vivado2016.4//语言：verilog首先点击Flow Navigator栏的IP Catalog，找到加法器IP核点击进行相关设置：输入为有符号16位数。输出为17位（两个16位加法可能会溢出1位）。Latency Configuration 设置为自动（如果手动设置的延时过小的话可能会影响性能）。这里如果把输出设置成 16位 ，那么ip核输出的截位是什么样子的呢？c16是16位输出 ，c17是17位输出。如上图若设置.
2020-07-09 11:01:19
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Mscomm串口控件
2018-07-05
ST Microelectronics原件库
2018-07-05
空空如也
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