带冗余位的SAR ADC

最新推荐文章于 2025-04-29 23:10:41 发布
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本文探讨了在电容DAC中固定基数a对SAR ADC（逐次比较型模数转换器）的影响。当固定基数小于2时，电容DAC会出现冗余位，这会增加转换次数M。尽管转换次数增多，但冗余位能增强对动态和静态误差的纠正能力。研究还提到，14位SAR ADC设计中冗余位的应用，并引用了一篇相关硕士论文进行深入研究。

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电容DAC的固定基数a，若固定基数小于2，则电容DAC包含冗余；
下图为在不同的固定基数a的情况下，分辨率N与转换次数M之间的关系。可以看出，对于同样的分辨率N，固定基数a越小，所需的转换次数M就越大；同时，固定基数a越小，转换次数M越多，可以产生更多的冗余位，对于动态和静态误差有着更强的恢复能力。
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Radix和转换次数的选择
冗余位需满足下列公式：
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带冗余位的14位20MSPS SAR ADC设计研究 [硕士论文] 王玉涛 电子科学与技术 西安电子科技大学 2015（学位年度）
冗余量定义为这一位进位前后两个编码对应的十进制数之差。

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我们去称一个17克的物体，原则上我们是先放16克，再依次放8、4、2、1克的砝码，得到17=16+1，那么量化结果为10001. 但是这种二进制思想有个问题，如果我们第一次比较就出现问题，比如16克没放上去，即使我们后面8、4、2、1的砝码都放上了，最终结果也是8+4+2+1=15，也就是说后面的权重是补偿不回来的。我们规定，如果最后一位编码B5=1，则#1重于#2，需要减小一个权重1，如果最后一位编码B5=0，则#1不重于#2，则不做操作，权重为0。第三次右边减小1L，左边增加1L，所以B3的权重为2。
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电子工程领域12位Pipeline-SAR ADC混合结构：冗余、异步时序与GainBoost放大器的应用 Pipeline-SAR ADC
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接着详细讨论了带有冗余设计的作用，即通过附加位或参考电平来提高精度和可靠性。然后阐述了异步时序设计的意义，指出它可以有效减少时钟偏移和延迟，进而提升转换速度和准确性。最后重点讲解了GainBoost放大器作为...
SAR ADC文章 12位高速SAR ADC的实现
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matlab建模sar adc,SAR ADC的系统级建模与仿真
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模拟技术中的关于SAR ADC的数字校准算法
10-22
在现有工艺水平下，由于受电容失配、系统失调以及噪声等因素的限制，采用电荷再分配结构的SAR ADC能够达到的最高精度被限制在12位左右。因此，高精度ADC设计必须依靠校准技术。一般校准技术有两类：模拟校准技术是在模拟领域把相关的量调整到正常数值或者利用激光对芯片元件进行修正，但这种技术成本高，且容易受到封装时机械应力的影响；还有一种数字校准技术，通过把电路中失配误差等影响在数字领域描述，然后在数字领域对输出代码进行调整，而不关心模拟领域的物理量数值。数字校准是现行校准技术的主流。 　　1 SAR ADC内核原理 　　SAR ADC的基本结构由比较器、DAC、SAR逻辑控制电路组成，如图1所示。
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电流切换简单，快速。不同的code，抽头出去的电阻是不一样的，对应开关的电阻也是不一样的，这样就导致输出电阻Ro随code变化，导致signal-dependent RoCo，带宽不一样。Noting：对于DAC的INL&DNL仿真，比ADC快很多，输入code从 0~2^(N-1)，每个code出现一次，然后看输出台阶装的波形，然后计算。时序的误差——翻转的时候，相邻两次code并不是同时跳变，他们肯定有个中间态，code值是不确定的，这就带来了DAC的输出不确定，出现glitches。
10bit SAR ADC 学习笔记——CDAC
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SAR ADC（逐次逼近型模数转换器）的工作原理是基于二进制搜索算法和逐次逼近技术来实现的模拟信号到数字信号的转换。SAR ADC的工作原理使其具有高精度、低功耗和可扩展性强的特点。通过逐次逼近技术，SAR ADC可以逐步减小转换误差，提高转换精度。此外，由于其结构简单，SAR ADC的功耗较低，适用于对功耗要求较高的电子设备。同时，SAR ADC的结构易于实现和扩展，可以根据需要增加比特位数以提高转换精度。
SAR ADC 冗余 算法
芯辰则吉的模拟芯片博客
04-29 343
如果B1B2B2rB3B4B4rB5B6=00000000，则Vout=(0-0.5)*16+(0-0.5)*4=-10，所以输出范围在（-10–73）。也可以认为是所有权重相加为83，则范围为（0–83），往后shift-10，范围变成（-10~73）如果B1B2B2rB3B4B4rB5B6=11111111，则Vout=32+16+8+4+2+1+(1-0.5)*16+(1-0.5)*4=73。它们的权重分别是32、16、16、8、4、4、2、1，C4c和C2c 为冗余位。
PipelineADC学习一：
qq_41545745的博客
08-18 3229
每一级用2bit量化，然后X2送到下一级。比如第一级量化错位为01，第一级量化的最后一位是第二级权重的2倍，即第一级最后一位的权重是2，因此码应该是010。第二级也是一个2bit的量化，有两个量化区间，其中两个码为有效量化码，一个码为校正码。第二级量化码00，校正码10。多比较一次，两个阈值，三个区间，分别对于输出00,01,10。正常2bit应该对于4个区间，这里只有三个区间是有用的，因此叫做1.5bit。PiplineADC起源之Sub-Ranging-ADC。带校正码的FlashADC。
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在我们的设计中，通过使用TSPC电路，我们能够实现较高的速度和较低的功耗，从而满足高速高精度ADC的要求。12bit 100M,两级PipeSAR ADC设计，6bit,+8bit，两bit冗余，DEC电路，基于TSPC的超低功耗动态逻辑电路，附赠说明文档，模拟IC，pipeline sar adc设计。12位100M，两级PipeSAR ADC设计，6位+8位，两位冗余，DEC电路，基于TSPC的超低功耗动态逻辑电路的设计，附有详细的说明文档，以及模拟IC和pipeline SAR ADC设计。
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### Pipeline SAR ADC原理 Pipeline SAR ADC（流水线逐次逼近型模数转换器）融合了传统SAR ADC和Pipeline ADC的优点，在提供较高分辨率的同时实现了快速的采样率。这类ADC通过将整个转换流程划分为若干个子阶段，每个阶段完成一部分量化操作，从而显著提高了处理速度。 #### 工作机制 在一个典型的Pipeline SAR ADC中，输入信号首先进入第一个级联单元，在这里执行粗略量化，并产生一个残差信号传递给下一个级联单元继续细化量化过程[^2]。具体来说： - **初始采样**：利用采样保持电路获取待测模拟电压样本； - **多级量化**：每一级内部都包含了一个低位SAR ADC用于初步估计输入值的一部分比特位以及相应的MDAC (Multiplying DAC)，后者负责计算剩余误差供下一级使用； - **冗余校正**：为了补偿各级间可能存在的增益失配等问题，通常会在某些特定位置加入额外的修正环节以确保整体精度满足需求。 ```python def pipeline_sar_adc(input_voltage, stages): """ 模拟pipeline sar adc的工作方式 参数: input_voltage : float 输入电压 stages : list 各级配置参数列表 返回: output_code : int 转换后的数字编码 """ residual = input_voltage result_bits = [] for stage in stages: # 获取当前stage的信息 bits_per_stage, mdac_gain = stage['bits'], stage['mdac_gain'] # 使用该stage内的SAR ADC进行部分量化 partial_result = quantize(residual, bits_per_stage) # 更新累积的结果 result_bits.extend(partial_result) # 计算新的residual作为下一stage的input dac_output = reconstruct_from_bits(result_bits[-bits_per_stage:], mdac_gain) residual -= dac_output * mdac_gain return binary_to_decimal(result_bits) # 辅助函数定义省略... ``` 此代码片段展示了如何按照上述描述来构建一个简单的Pipeline SAR ADC模型。实际硬件实现会更加复杂，涉及到更多细节如噪声抑制、温度漂移补偿等措施[^4]。 ### 应用场景 由于其出色的性能特点——高吞吐量与相对较低的成本，使得Pipeline SAR ADC成为众多领域中的理想选择，尤其是在那些既需要较快的数据采集频率又希望维持一定水平测量准确性的情况下尤为适用。典型例子包括但不限于通信基站接收机前端、医疗成像设备、工业自动化控制系统等领域[^1]。
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