Verilog 语法总结

Verilog HDL建模方法：
——时序逻辑建模（时钟驱动，上升沿，下降沿always@（posedge ** or negedge **），有限状态机FSM）
——组合逻辑建模（always@（*））

Verilog HDL描述方法：
--结构描述:(例化)
--数据流描述:(assign，并行赋值语句)
--行为描述: 过程结构语句（always initial task initial）
        case条件语句
        语句块（begin_end fork_join）
        时序控制 时延控制 事件控制 边沿事件 电平敏感
        过程性赋值 连续赋值 阻塞赋值 非阻塞赋值 过程性连续赋值 条件赋值
        
--混合描述:（各种建模方法结合起来）

状态较少的时候用 if else
状态较多时的时候用 case

善于用always@（posedge clk）检测状态
善于用assign生成触发信号或标志信号或驱动后级电路的信号

所有的时序电路都可以用状态机来实现，线程的并行是必须的，正因为线程的特性导致c语言是简单的。
FSM有限状态机
一段：代码不够清晰，不易于理解与维护，不利于时序设计
二段：时序逻辑用于状态的转移，组合逻辑用于判断状态的转移，但组合逻辑容易产生毛刺，冒险竞争
三段：同步寄存器输出，综合与布局布线效果更好，结构化，便于维护，思路清晰

 

Verilog HDL语法注意要点：

reg，wire:

Verilog综合器默认定义为wire型，若信号为寄存器类型时，必须显式定义为reg类型。
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