verilog HDL语法总结

Verilog HDL建模方法：
——时序逻辑建模（时钟驱动，上升沿，下降沿always@（posedge ** or negedge **），有限状态机FSM）
——组合逻辑建模（always@（*））


Verilog HDL描述方法：
--结构描述:(例化)
--数据流描述:(assign，并行赋值语句)
--行为描述: 过程结构语句（always initial task initial）
    case条件语句
    语句块（begin_end fork_join）
    时序控制 时延控制 事件控制 边沿事件 电平敏感
    过程性赋值 连续赋值 阻塞赋值 非阻塞赋值 过程性连续赋值 条件赋值
    
--混合描述:（各种建模方法结合起来）




状态较少的时候用 if else
状态较多时的时候用 case




善于用always@（posedge clk）检测状态
善于用assign生成触发信号或标志信号或驱动后级电路的信号