SV---随机控制

最新推荐文章于 2023-07-28 20:50:41 发布

ICer_Wx

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分类专栏： SV 文章标签： systemverilog

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本文深入探讨了System Verilog中randsequence和randcase的使用方法，包括如何生成随机事务序列及决策树，以及它们在测试用例中的应用。通过具体代码示例，展示了这两种随机控制结构在激励组件和测试用例协调中的作用。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1.随机序列

1）产生事务序列的另一个方法是使用SV的randsequence结构。这对于随机安排组织原子（atomic）测试序列很有帮助。

initial begin
	for (int i=0;i<15;i++) begin
		randsequence (steam)
			steam        : cfg_read := 1 | io_read := 2 | mem_read := 5;
			cfg_read : {cfg_read_task;} | {cfg_read_task;} cfg_read;
			io_read    : {io_read_tast;} | {io_read_tast;} io_read;
			mem_read  : {men_read_task;} | {men_read_task;} mem_read;
		endsequence
	end
end

2）可以使用randcase来建立随机决策树，但它带来的问题是没有变量可供追踪测试，

initial begin
	int len;
	randcase
		1	:	len = $urandom_range(0,2); //10% -> 0,1,2
		8	:	len = $urandom_range(3,5); //80% -> 3,4,5
		1	:	len = $urandom_range(6,7); //10% -> 6,7
	endcase
	$display ("len=%0d",len);
end

总结

1）randsequence和randcase是针对轻量级的随机控制的应用。而我们可以通过定义随机类取代上述随机控制的功能，并且由于类的继承性使得在后期维护代码时更加方便。

2）randsequence的相关功能我们在协调激励组件和测试用例时，可能会用到。

3）randcase则对应着随机约束中的dist权重约束加if-else条件约束的组合。