FPGA自学之路1（半加器和全加器的实现）

已于 2022-10-21 19:20:56 修改
阅读量1.1k 收藏 6
点赞数
CC 4.0 BY-SA版权
文章标签： fpga开发 notepad++
于 2022-10-19 15:33:59 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/weixin_42040007/article/details/127408097
这篇博客介绍了FPGA自学的初步过程，包括使用Quartus II和Modelsim进行开发和仿真，以及Notepad++作为代码编辑器。作者强调了良好的文件组织习惯，并详细讲解了如何创建工程、添加Verilog代码以及进行编译。内容涵盖了半加器和全加器的逻辑设计，通过Visio绘制的框图和真值表进行辅助理解，同时提供了Testbench的编写方法，通过Modelsim进行联合仿真验证逻辑的正确性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

        首先是软件的下载，这里我下载的是quartus2（altera芯片），modelsim（仿真工具），notepad++（代码编辑器），下载方式csdn上都有，我就不再详述了。这里注意的是quartus2版本要和后面下载的器件库版本一致，器件库可以在intel官网里面下载。

        下面讲一个好习惯

 每个模块下面创建4个文件夹，doc可以放一些框图，真值表之类的。prj拿来放工程文件，rtl拿来放rtl代码，sim拿来放仿真相关文件以及testbench之类的。

        本次从工程文件创立讲起，进入quartus先建立工程文件

继续下一步，第一行是文件存放位置，存放在提前建好的prj文件夹，第二行是名字，一般直接模块名

 这一步是添加已经写好的rtl代码，这里不用添加直接下一步

这里在已经下载好的器件库里选择对应的芯片

这里把仿真那一项选择modelsim，后面做联合仿真

 然后就创建工程完成，选择下面file，然后右键准备添加写好的verilog代码

然后点击add添加，apply应用

 这个时候已经添加成功了

最低0.47元/天 解锁文章

200万优质内容无限畅学
木每花鹿
关注
利用半加器实现全加器（层次化设计）
weixin_45081315的博客
05-03 1861
上一篇文章介绍了怎么使用ISE新建一个项目进行波形仿真，本篇利用上一篇的半加器模块实现全加器功能。并附上所用代码。
第2.2章 使用两个“半加器”实现一个“全加器”
热门推荐
booksyhay的专栏
06-15 4万+
刚才的电路考虑了加法的运算结果可能会有进位（当A和B都为1时），可以作为最低位的运算电路，但不能计算其他位（十位、百位等），因为没有考虑低位的进位结果。因此，只能叫做半加器（Half Adder）。实际上，一个完整的加法器的输入端有3个：A、B和低位的进位结果CI。全加器（Full Adder）这个全加器相当于是计算3个位（A、B、CI）的和。因此，其最终的“和输出”为三个数的异或。进位输出的规律...
野火FPGA学习笔记(三)------半加器
最新发布
m0_68997646的博客
04-30 394
这一小节我们来介绍一下野火FPGA开发项目当中半加器的实现方法和思路
【FPGA实验一】半加器全加器实现
qq_53085291的博客
03-22 6461
加深了对Quantus的认识，在实验过程中，有遇到无法查找到目标芯片，无法查找到Modelsim从而造成的无法模拟仿真等问题，在寻求帮助以及查找资料过后都一一解决，极大地提高了我的耐心，加深了对半加器，全加器的认识。
四位加法器及TB
qq_39795842的博客
08-17 522
四位全加器及TB。
用QuartusII实现半加器、全加器、2-4译码器、BCD码加法器、计数器、交通灯
aai14236的博客
02-16 6799
6、交通灯实现代码 module light(clk,set,chan,light,out); input clk,set,chan; output reg[1:0] light; output reg[3:0] out; always@(posedge clk or posedge chan or posedge set) if(set==1) begin ...
FPGA（2）--例化语句--1位全加器
2401_85764574的博客
06-28 690
小编这些年深知大多数初中级工程师，想要提升自己，往往是自己摸索成长，自己不成体系的自学效果低效漫长且无助。因此我收集整理了一份《2024年Java全套学习资料》，初衷也很简单，就是希望能够帮助到想自学提升又不知道该从何学起的朋友，同时减轻大家的负担。由于文件比较大，这里只是将部分目录截图出来，每个节点里面都包含大厂面经、学习笔记、源码讲义、实战项目、讲解视频，并且会持续更新！如果你需要这些资料，⬅专栏获取[外链图片转存中…(img-T4dizW5n-1719507685789)]
FPGA编程入门
qq_64235654的博客
12-19 1383
1）首先安装Logisim软件，新建一个项目，采用门电路组合电路方式完成一个1位全加器的设计，并在Logisim中进行测试。然后封装这个1位全加器为自定义的一个子电路模块（比如名称为OneAdder），然后新建一个项目，用1位全加器串行级联方式完成一个4位全加器的设计，并进行功能测试。2）首先基于Quartus 软件完成一个1位全加器的设计。分别采用原理图输入以及 Verilog编程 这两种设计方法。然后通过4个1位全加器的串行级联，完成一个4位全加器的 原理图设计；
verilog实现的大位宽加法器及仿真代码
09-28
- 在Verilog中，加法器可以表示为一个基本的逻辑门组合，如半加器（Half Adder）和全加器（Full Adder）的组合。 2. **大位宽加法器实现**： - 大位宽加法器是指具有多位输入和输出的加法器，例如32位、64位或更...
数字电子技术基础1的课件
03-04
这些基本元件通过组合可以构建出各种逻辑功能，如半加器、全加器，进而实现算术运算。课件中将详细解释这些基本逻辑单元的工作原理和应用。 进一步，我们将学习组合逻辑电路，它们是基于逻辑门设计的无记忆电路，...
#FPGA(半加器)
byhyf83862547的博客
01-27 360
2.设备：Cyclone II EP2C8Q208C8N。
QuartusII13.1 详细开发步骤（半加器为例）（FPGA）
01-06
QuartusII13.1 详细开发步骤（半加器为例）（FPGA） 最近在学FPGA，用的是Quartus II 13.1的版本，仿真工具是ModelSim，之前看着视频做了一遍，但是详细的步骤还是有些记得不太清了，就写个博客记录一下吧，也方便以后写的时候如果忘了好查看。 新建一个文件夹： 新建一个Verilog语言的文件： 建完以后： 先另存为刚才所建的文件夹下： 保存以后会出现以下提示，点击yes 点击next；记住顶层实体的名称，工程名称和文件名称要一致 点击next，先把下面已经存在的这个文件remove掉： 找到刚才新建的.v文件： 选择好以后点击“Add”添加
FPGA实现流水灯Verilog代码及tb文件
11-22
FPGA实现流水灯Verilog代码及tb文件，包括两种方法实现的流水灯和一种方法实现的呼吸灯，以及其激励文件
VHDL—设计半加器
10-01
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。用结构方法设计一个半加器。两个一位二进制数Ai 和Bi相加，Si为半加器的和，Si+1为进位输出。
Quartus使用教程
01-06
1.新建文件夹led：doc放文件，pro放工程，rtl放代码，sim放仿真 2.新建工程，保存在pro文件下 3.工程五步指引过后，新建Verilog HDL File，模块名为led，编写代码，保存在rtl文件夹下 4.开始分析和综合，检测代码是否有错误 5.新建仿真文件，模块名后加_tb，保存在sim文件下 6.仿真设置 7.开始仿真，前仿真 8.关闭仿真，开始编译 9.开始后仿真 10.后仿真果然暴露出问题来了，嘿嘿 11.引脚分配 12.根据物理端口进行配置 13.烧录到开发板上 作者：Stmer
数字电路基础与Quartus-II入门
didjjdj的博客
04-05 559
复习数字电路基础知识；安装Quartus-II软件，进行数字电路的仿真与验证。 安装Quartus-II 13 和Modelsim。 可参考： https://blog.csdn.net/qq_43279579/article/details/115158140 https://blog.csdn.net/qq_43279579/article/details/115176423 原子哥教学视频： https://www.bilibili.com/video/BV194411f7GD?p=5 在 Quart
【FPGA】实战之创建项目
weixin_45888898的博客
11-24 1382
这里写目录标题一级目录二级目录三级目录 一级目录 二级目录 三级目录 module follow_led( input clk, input rst_n, output reg [3:0] led ); //50_000_000ms/1000ms=50_000 500ms=50_000*500=25_000_000 parameter CNT_TIME = 2500_0000;//500m
基于 Verilog 的经典数字电路设计（1）加法器
新芯设计的博客
06-04 3437
加法器是非常重要的，它不仅是其它复杂算术运算的基础，也是 CPU 中 ALU 的核心部件（全加器）。两个二进制数之间的算术逻辑运算例如加减乘除，在数字计算机中都是化为若干步加法操作进行的，因此，学好数字电路，从学好加法器开始。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值