ISE Design Suite 14.7创建一个Xilinx工程

最新推荐文章于 2025-04-11 19:39:46 发布
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分类专栏： FPGA
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本文详细介绍使用FileNewProject创建Verilog项目的过程，包括文件的建立、语法检查、合成、RTL视图查看、仿真设置及硬件约束添加，直至生成.bit流文件。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

File \ New Project，弹出如下界面
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按下图介绍更改后点击“next” => “finish”
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新建一个Verilog文件
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填写文件名称后，点击“next”=>“next”=>“finish”
建立三个文件，并将其中之一设置为顶层文件，见下图
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对两个非顶层文件进行语法检查
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对顶层文件进行语法检查双击“Synthesize - XST”
出现”Process “Synthesize - XST” completed successfully”表明编译成功！
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查看RTL
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对某一文件添加仿真
右键/new source/选择"Verilog Test Fixture"/填写测试文件名称"td_xx"
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仿真界面
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仿真结果
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添加硬件约束，管教约束文件。
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生成".bit"流文件，就可以烧录程序了
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