VIVADO中Creating a Post-Synthesis Project基本介绍

合成后项目从合成的网络列表、完全生成的块设计、完全生成的IP和相应的约束开始。然后，您可以分析、布局和实现设计。

您可以使用XST或第三方合成工具来创建合成的网络列表。

当使用EDIF和NGC文件时，顶部单元格名称必须与文件名匹配。

XST(Xilinx Synthesis Technology)是xilinx退出的逻辑语言综合工具，它所做的就是把HDL语言表述的逻辑综合成特定的网表文件(netlist file)，即NGC文件。NGC包含着电路的逻辑设计。

edif文件：工程综合后生成的网表文件。

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创建项目

1.按照创建项目中的步骤操作。

2.在Project Type页面中，选择Post-Synthesis Project，然后单击Next。

注意：如果需要，此时可以选择“不指定源”。这将跳过添加设计源的步骤，并使您能够选择目标部件并创建项目。

3.在“添加网列表源”页面中，使用以下选项指定要读取的网列表文件，识别包含顶级模块的文件，并定义搜索下级模块网列表的目录，然后单击“下一步”。

Add Netlist Sources

Add Files

调用文件浏览器，以便您可以选择网表文件(结构Verilog、SystemVerilog、EDIF或NGC)、BD文件和XCI文件(必须生成IP的所有输出产品，包括DCP)或设计检查点文件(DCP)以添加到项目中。

建议:始终使用XCI文件引用IP。始终使用BD文件引用块设计;不建议只读IP或BD DCP文件。虽然DCP确实包含约束，但它不提供IP或BD可以交付并且可能需要的其他输出产品，例如ELF、COE和Tcl脚本。

注意:为包含顶级网络列表的文件启用Top单选按钮。

Add Directories

调用目录浏览器，以便您可以选择要搜索模块的目录。指定目录中具有有效源文件扩展名的文件被添加到项目中。

Remove

该按钮将从列表中删除选定的源文件和目录。

Move Up/Move Down

按列表顺序上下移动文件或目录。文件的顺序影响处理顺序。

Copy Sources into Project

将文件复制到本地项目目录中，而不是引用原始文件。如果使用“添加目录”添加源文件的目录，则在将文件本地复制到项目中时，将维护目录结构。

Add Sources from Subdirectories

在使用“添加目录”指定的目录的子目录中查找网络列表文件。

Add Constraints(optional)

可选:在“添加约束”页面设置如下选项，单击“下一步”。

Add Files

调用文件浏览器，以便您可以选择要添加到项目中的SDC或XDC文件。

Create File

为项目创建一个新的顶级XDC文件。

Remove

从约束列表中删除选定的文件。

Move Up/Move Down

按列出的顺序向上或向下移动约束文件。命令依赖于顺序;约束的最后读命令将覆盖先前命令的效果。

注意：在与项目关联的RTL或netlist源文件相同的目录中找到的任何SDC或XDC文件都会自动列为要添加到项目中的约束文件。

Default Part

在“Default Part”页面中选择AMD部件或TDP板，单击“Next”。

Parts

列出可用的设备。有关设备资源的信息显示在表视图中。您可以使用“产品类别category”、“系列”、“子系列”、“封装package”、“速度等级speed”和“温度等级temperature”筛选列表。您还可以使用Search字段来查找特定的设备。

Boards

列出可用的TDP单板，以及单板上使用的AMD部件。有关设备资源的信息显示在表视图中，例如I/O引脚数、lut和触发器的数量以及可用的块RAM。您可以使用Vendor、Display Name和Board Rev过滤器来过滤列表。您还可以使用Search字段来查找特定的电路板部件。

New Project Summary

在New Project Summary页面中，查看所选的定义项目的选项，然后单击Finish。

参考文献

AMD Technical Information Portal