weixin_38873875的博客

如果禁用此复选框，则在处创建项目文件（.xpr扩展名)，并且为项目创建的所有文件夹和数据文件都存储在该项目位置中。指定以下文件格式之一:Verilog文件(. v扩展名)，Verilog头文件(. vh扩展名),SystemVerilog文件(.sv扩展名)，VHDL文件(.vhdl扩展)，或内存文件(.mem扩展名)。注意：在与项目关联的RTL或netlist源文件相同的目录中找到的任何SDC或XDC文件都会自动列为要添加到项目中的约束文件。

合成后项目从合成的网络列表、完全生成的块设计、完全生成的IP和相应的约束开始。然后，您可以分析、布局和实现设计。您可以使用XST或第三方合成工具来创建合成的网络列表。当使用EDIF和NGC文件时，顶部单元格名称必须与文件名匹配。XST(Xilinx Synthesis Technology)是xilinx退出的逻辑语言综合工具，它所做的就是把HDL语言表述的逻辑综合成特定的网表文件(netlist file)，即NGC文件。NGC包含着电路的逻辑设计。edif文件：工程综合后生成的网表文件。

使用AMD Vivado™设计套件，您可以创建以下类型的项目。每个项目类型包括不同的输入源类型。创建项目后，不能将其更改为其他项目类型。唯一的例外是I/O规划项目，它可以用作RTL项目的基础。

可以使用I/O规划项目进行设备探索，并为正在进行的系统级设计规划设备引脚。可以在完成HDL或合成网表之前创建这种类型的项目。例如，这允许与系统级或PCB设计人员交换设计信息。1.按照创建项目中的步骤操作。

可以使用Synopsys Synplify导入在Vivado IDE之外创建的现有rtl级项目文件。Vivado IDE检测项目中的源文件，并自动将这些文件添加到新项目中。诸如顶级模块、目标设备和VHDL库分配等设置是从现有项目中导入的。